Pipelining trong kiến trúc DL
62Pipelining trong ki ế n trúc DL
IM: Instr Mem DM: Data Mem CC: Cycle Clock
63
Pipelining trong kiến trúc DLX
Sau mỗi chu kỳ đồng hồ, các đơn vị chức năng của CPU thực hiện một phần lệnh của các lệnh khác
nhau.
Dữ liệu phải được chuyển từ pipe stage này sang piepe stage tiếp theo
Cần có các thanh ghi lưu giá trị của các biến gọi là pipe register / pipe latchs
64
65
I.Pipelining đối với Scalar Processor
0. Một số kiến thức cơ bản
1. Pipelining trong kiến trúc DLX
2. Vấn đề về hiệu năng đối với pipelining pipelining
3. Các "xung đột" trong kỹ thuật pipelining pipelining
66
2. Vấn đề về hiệu năng đối với pipelining
Kỹ thuật pipelining làm tăng throughput của hệ thống (tăng
thời gian trung bình để thực hiện 1 lệnh bằng cách thực hiện các lệnh gối lên nhau chứ không làm tăng thời gian thực hiện từng lệnh riêng biệt)
Các yếu tố ảnh hưởng tới hiệu năng khi sử dụng pipeline:
Thời gian cho mỗi pipe stage là bằng nhau và bằng thời gian của pipe stage dài nhất
Thời gian quá độ (pipe overhead) xảy ra khi tín hiệu
clock được gửi tới đồng thời nhiều thành phần của hệ
thống (clock skew)
Thời gian thực hiện 1 lệnh pipe line= pipe stage dài nhất*số pipeline stage + pipe overhead.
67
2. Vấn đề về hiệu năng đối với pipelining
Bài tập:
Một máy tính không dùng pipelining: Mỗi lệnh gồm 6 đoạn, thời gian thực hiện mỗi đoạn lần
lượt là 50ns, 50ns, 60ns, 60ns, 50ns, 50ns
Thực hiện kỹ thuật pipelining trên máy tính đó, giả sử pipe overload là 5ns
Hỏi: Tốc độ tăng lên bao nhiêu khi thực hiện 10 lệnh, 100 lệnh, 10.000 lệnh?
68