V DSSAT, chiều dài của vùng kênh cạn kiệt L cũng tăng, và giá trị hiệu dụng củ aL giảm.
TIEU LUAN MOI download : skknchat@gmail.com FF
FF N4 Bão hòa N0 Bão hòa N1 Bão hòa P2 Bão hòa P3 Bão hòa
Bảng 4: Kết quả mô phỏng DC Operating Point
Nhận xét:
- Ở trong 3 trường hợp, các MOSFET đều hoạt động ở vùng bão hòa.
- Do kích thước của N4 bằng với kích thước NMOS trong mạch phân cực nên dòng trong mạch khuếch đại vi sai cũng bằng dòng ở mạch phân cực.
4.2.3 Kết quả mô phỏng mạch tăng biên độ điện áp tín hiệu đầu vào
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch. Kết quả đo được như sau:
Hình 4.3 Độ trễ của 2 tín hiệu đầu vào mạch chính bằng nhau (27.6ps)
Trường hợp
TT SS FF
Bảng 5: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Tín hiệu INN và INP đầu ra của mạch có biên độ bằng VDDQ, thời gian sườn lên/ xuống của 2 tín hiệu ở cả 3 trường hợp bằng nhau, duty cycle xấp xỉ 50%.
4.2.3 Kết quả mô phỏng mạch điều khiển tín hiệu đầu ra 4.2.3.1 DC Operating Point
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị dòng, áp của các MOSFET nguồn dòng trong mạch điều khiển tín hiệu đầu ra ở 3 trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
Trường Linh
hợp kiện
TT
SS
FF
Bảng 6: Kết quả mô phỏng DC Operating Point
Nhận xét:
- Các MOSFET nguồn dòng đều hoạt động trong vùng bão hòa trong cả 3 trường hợp. N2 bão hòa đảm bảo dòng điện sao chép từ mạch phân cực chính xác, P5 bão hòa để tụ ổn định đạt được giá trị lớn nhất.
- Dòng trong mạch ở TT là 3.19mA, xấp xỉ 3.25mA đề ra. 4.2.3.2 AC Analysis
Mô phỏng AC Analysis được dùng để kiểm tra độ ổn định của hệ thống hồi tiếp tạo ra từ mạch khuếch đại vi sai và mạch điều khiển tín hiệu đầu ra.
Mô phỏng AC với test-bench như hình 4.11.
Hình 4.5 Test-bench mô phỏng AC Analysis
Nguồn xoay chiều Vin được nối với đầu vào qua tụ có giá trị 1F, đầu ra VCMO nối về đầu vào thông qua cuộn cảm 1MH.
Kết quả đo được sau khi mô phỏng AC như sau:
Hình 4.6 Biểu đồ Bode khi mô phỏng AC
Bảng 7: Phase Margin trong 3 trường hợp kiểm tra
Nhận xét:
-Phase Margin trong 3 trường hợp đều lớn hơn 60, điều này chứng tỏ hệ thống hồi tiếp âm được ổn định.
4.2.3.3 Transient Analysis
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty cycle của tín hiệu trong mạch. Kết quả đo được như sau:
Hình 4.7 Đồ thị tín hiệu trong mạch ở TT (xanh), SS (tím), FF (đỏ)
Thông Trường hợp Tín TT SS FF
Bảng 8: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Các tín hiệu trong mạch có thời gian sườn lên/xuống xấp xỉ nhau và duty cycle của tín hiệu xấp xỉ 50%.
-Vod có độ lớn 0.326mV ở TT, 0.25mV ở SS, 0.46mV ở FF. VCM sau khi bổ sung tụ thì đã ổn định.
4.3 Kết quả mô phỏng sau thiết kế vật lý 4.3.1 Khối phân cực
Trường Linh
hợp kiện
TT
SS
FF
Bảng 9: Kết quả trước thiết kế vật lý khối phân cực
Trường Linh
hợp kiện
SS
TIEU LUAN MOI download : skknchat@gmail.com
FF
N21 N22 P18 P19
Bảng 10: Kết quả sau thiết kế vật lý khối phân cực
Nhận xét
- Tại trường hợp TT của sau thiết kế vật lý, dòng phân cực xấp xỉ 100µA.
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhánh xấp xỉ bằng nhau: Id N21 Id N22
=> Kết quả sau thiết kế vật lý, giá trị dòng điện chênh lệch giữa 2 nhánh N21 và N22 không đáng kể và gần như là bằng nhau (bằng nhau tại trường hợp FF).
4.3.2 Khối khuếch đại vi sai
Trường Linh
hợp kiện
TT
FF
P2 P3
Bảng 11: Kết quả trước thiết kế vật lý khối khuếch đại vi sai
Trường Linh
hợp kiện
TT
SS
FF
Bảng 12: Kết quả sau thiết kế vật lý khối khuếch đại vi sai
Nhận xét:
-Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhanh xấp xĩ bằng nhau: Id N0 = Id N1
-Trong cả 3 trường hợp, giá trị dòng điện Id N4 xấp xĩ bằng tổng giá trị dòng điện Id 2 nhánh tại N0 và N1
=> Kết quả của giá trị dòng điện giữa 2 nhánh N0 và N1 không có sự chênh lệch, tốt hơn so với trước thiết kế vật lý.
Trường hợp Tín hiệu TT SS FF
Bảng 13: Kết quả trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Trường
hợp Tín
TT
SS
FF
Bảng 14: Kết quả sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Nhận xét:
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp - Giá trị duty cycle DCD_PADN-PADP có sai số nhỏ xấp xỉ mức 50%
4.3.4 Khối điều khiển tín hiệu đầu ra
hợp
Tín hiệu
TT SS
FF
Bảng 15: Kết quả trước thiết kế vật lý khối điều khiển tín hiệu đầu ra
Trường Thông số hợp Tín hiệu TT SS FF
Bảng 16: Kết quả sau thiết kế vật lý khối điều khiển tín hiệu đầu ra
Nhận xét
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp.
- Giá trị duty cycle DCD_PADN-PADP ở mức 50%. 4.3.4 Thiết kế vật lý toàn mạch
Trường hợp
Tín hiệu
SS
FF
Bảng 17: Kết quả trước thiết kế vật lý toàn mạch
Thông Trường số hợp Tín hiệu TT SS
FF
Bảng 18: Kết quả sau thiết kế vật lý ptoàn mạch
Nhận xét
- tpLH & tpHL sau thiết kế vật lý xấp xỉ bằng tpLH & tpHL trước thiết kế vật lý. -Thời gian tăng và thời gian giảm sau thiết kế vật lý lớn hơn so với trước thiết kế vật lý.
- DCD sau thiết kế vật lý xấp xĩ bằng 50%.
=> Giá trị sau thiết kế vật ký chênh lệch không quá lớn so với trước thiết kế vật lý, vì vậy mạch đạt yêu cầu đề ra.