Các đối tượng của VHDL chứa một trong các kiểu sau:
• Signal: tượng trưng cho các dây dẫn kết nối bên trong dùng để kết nối các port của các thành phần với nhau.
• Variable: được dùng như một ô nhớ cục bộ để lưu dữ liệu tạm thời chỉ nhìn thấy được bên trong quá trình.
• Constant: là khai báo hằng số. 1. KHAI BÁO TÍN HIỆU (SIGNAL):
Kiểu tín hiệu được sử dụng để kết nối các thực thể lại với nhau để tạo ra một module. Signal là phương thức truyền các tín hiệu động giữa các thực thể với nhau.
Kiểu signal được khai báo như sau
SIGNAL signal_name: signal_type[:=initial_value];
Theo sau từ khoá SIGNAL là một hoặc nhiều tên tín hiệu. Với mỗi tên tín hiệu sẽ tạo ra một signal mới. Phân biệt tên với loại tín hiệu bằng dấu ‘:’. Loại tín hiệu chỉ định loại dữ liệu của thông tin chứa trong tín hiệu. Cuối cùng thì tín hiệu có thể chứa một giá trị bắt đầu (giá trị khởi gán) để cho giá trị tín hiệu có thể được khởi động.
Các tín hiệu có thể được khai báo trong phần khai báo của thực thể, trong kiến trúc và trong khai báo gói. Các tín hiệu trong khai báo gói được xem như các tín hiệu toàn cục.
Ví dụ 2-29: về khai báo tín hiệu như sau: LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL; ENTITY mux IS
PORT (i0, i1, i2, i3, a, b: IN STD_LOGIC;
q: OUT STD_LOGIC);
END mux;
PACKAGE sigdecl IS
SIGNAL vcc: std_logic := ‘1’; SIGNAL ground: std_logic := ‘0’;
FUNCTION magic_function (a: IN bus_type) RETURNbus_type; END sigdecl;
2. KHAI BÁO BIẾN (VARIABLE):
Các biến số dùng trong VHDL không tạo ra bất kỳ phần cứng nào, các biến lưu trữ giá trị tạm thời của các tín hiệu. Kiểu biến được khai báo như sau:
VARIABLE variable_name : variable_type[:=value];
Theo sau từ khoá variable là một hoặc nhiều tên biến. Các tên biến cách nhau bằng dấu ‘;’. Mỗi tên biến sẽ tạo ra một biến mới. Variable_type sẽ xác định kiểu dữ liệu cho biến.
Ví dụ 2-30:
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL; ENTITY and5 IS
PORT (a, b, c, d, e: IN std_logic;
q: OUT std_logic);
END and5;
ARCHITECTURE and5 OF and5 IS BEGIN
PROCESS (a, b, c, d, e)
VARIABLE state: STD_LOGIC; VARIABLE delay : time;
BEGIN
state := a AND b AND c AND d AND e;
IF state = ‘1’ THEN delay:= 4 ns; ELSIF state = ‘0’ THEN delay := 3 ns ELSE delay := 4 ns
END IF;
delay <= state AFTER delay;
END PROCESS ;
END and5;
Ví dụ này là kiến trúc cho cổng AND có 5 ngõ vào. Có 2 biến được khai báo là biến state và biến delay, biến state được sử dụng để cất giữ giá trị tạm thời các ngõ vào của cổng AND, delay
được sử dụng để lưu giá trị thời gian trể. Cả hai dữ liệu này không thể là dữ liệu tĩnh bởi vì giá trị của chúng phụ thuộc vào giá trị của các ngõ vào a, b, c, d, e. Các tín hiệu có thể được dùng để lưu trữ dữ liệu nhưng không được dùng bởi vì các lý do sau:
• Các biến thường hiệu quả hơn cho phép gán tín hiệu bởi vì nó xảy ra ngay lập tức, trong khi tín hiệu thì phải chờ sắp xếp.
• Các biến chiếm ít bộ nhớ hơn trong khi các tín hiệu cần nhiều thông tin để cho phép sắp xếp và các thuộc tính tín hiệu.
• Dùng tín hiệu phải yêu cầu phát biểu WAIT để đồng bộ phép gán tín hiệu cho mỗi lần thực hiện khi sử dụng.
Khi bất kỳ tín hiệu a, b, c, d, hoặc e thay đổi thì quá trình thực hiện. Biến state được gán cho hàm AND của tất cả các ngõ vào. Bước tiếp theo thì dựa vào giá trị của biến state mà biến delay
được gán giá trị thời gian trể. Dựa vào giá trị thời gian đã được gán cho biến delay, tín hiệu ngõ ra
q sẽ có giá trị của biến state. 3. KHAI BÁO HẰNG SỐ : 3. KHAI BÁO HẰNG SỐ :
Hằng số giữ một giá trị không đổi trong quá trình thiết kế. Hằng số được khai báo như sau CONSTANT constant_name :type_name[:=value];
Các tên hằng cách nhau bằng dấu ‘;’. Các giá trị của hằng là tuỳ ý, kiểu hằng có quy định giống kiểu tín hiệu.
Hằng có thể sử dụng trong toàn thực thể nếu hằng được khai báo trong khối khai báo của thực thể, hoặc có thể được sử dụng trong toàn package nếu nó được khai báo trong đoạn khai báo của package.
Ví dụ 2-31:
CONSTANT PI : REAL := 3.1414;