Cơ sở xây dựng bộ DDS dựa trên IC chuyên dụng AD9852 của hãng Analog Devices. AD9852 có thể hoạt động với tần số Clock tối đa là 300Mhz và có khả năng tạo ra 100 triệu tần số trong một giây với tần số ra là 150MHz. Thiết bị đơn giản, gọn nhẹ hơn, bước tần rất nhỏ. Để hiểu thêm về AD9852 dưới đây là một số đặc tính kỹ thuật và chức năng chính của nó:
* Sơ đồ khối của AD9852
Hình 3.2 Sơ đồ khối của AD9852 - Bộ lọc Sinx/x:
Bộ lọc này để bù lại dữ liệu đầu vào đến bộ biến đổi DAC (tức là cải thiện hệ số uốn lọc nhằm giảm phổ đầu ra của bộ biến đổi DAC). Nó cho phép các tín hiệu băng thông rộng (như QPSK) được đưa ra ngoài từ DAC mà không có sự thay đổi biên độ đáng kể. Bộ lọc này có thể bỏ qua để giảm đáng kể công suất tiêu thụ đặc biệt khi tốc độ CLK cao. Bộ lọc Sinx/x được mặc định sử dụng khi Reset việc sử dụng bộ lọc sẽ được điều khiển bằng bít lựa chọn bộ lọc trong thanh ghi điều khiển có địa chỉ 20Hex.
- Bộ nhân REFCLK
Bên trong IC AD9852 có tích hợp một bộ nhân REFCLK là bộ nhân Clock chuẩn lập trình được bởi người sử dụng với hệ số nhân cho phép trong khoảng 4 tới 20. Sử dụng chức năng này cho phép ta có thể đưa tần số đầu vào bé đến 15MHz mà vẫn có thể đưa tần số CLK hệ thống lên tới
300MHz. Việc đặt hệ số nhân được điều khiển bằng 5 bit trong thanh ghi điều khiển có địa chỉ 1E Hex.
Bảng 3.1 Giá trị bộ nhân tương ứng với các bít điều khiển Giá trị bộ nhân Giá trị các bit điều khiển
Bit4 Bít 3 Bít 2 Bít 1 Bít 0 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
- Hai bộ biến đổi DAC 12 bít sẽ đưa ra tín hiệu tần số đầu ra. Biên độ tín hiệu đầu ra được thiết lập bởi điện trở DAC Rset ở chân 56, điện trở này sẽ quyết định dòng của tín hiệu đầu ra Rset = 39.93 / Iout .
Để điều khiển toàn bộ quá trình làm việc của AD9852 bên trong IC có thanh ghi điều khiển có địa chỉ từ 1D đến 20(Hex). Nó bao gồm 32 bit. Bit 31 ở vị trí trên bên trái, bít 0 ở vị tri thấp nhất bên phải. Thanh ghi được chia nhỏ thành các bít để dễ truy nhập, dễ đặt thông tin. Mô tả các bit:
Bit [31÷29] Không sử dụng.
Bit 28: Nếu bằng 1, bộ so sánh ở chế độ nguồn thấp, bit này là đầu ra của phần số và là đầu vào của phần analog.
Bit 27: Luôn ở mức 0. Nếu bằng 1 thì AD9852 sẽ dừng các chức năng cho đến khi khởi động lại.
Bit 26: Bit nguồn thấp của bộ DAC. Khi bằng 1, bộ DAC ở chế độ nguồn thấp.
Bít 25: Chế độ nguồn thấp đầy đủ của DAC. Khi bằng 1, cả bộ DAC và cosin ở chế độ nguồn thấp.
Bit 24: Bít nguồn thấp số. Khi bằng 1, phần số ở chế độ Power- down. Trong phần số, đồng hồ sẽ bị cưỡng ép thành một chiều, đầu vào REFCLK sẽ vẫn được xem xét bởi PLL và PLL tiếp tục đến đầu ra tần số cao hơn.
Bít CR 23: Ghi = 0.
Bít CR 22: Bit khoảng PLL, điều khiển VCO.
Bit 21: Bit tích cực của PLL; Khi bit này tích cực: PLL ở trạng thái nguồn thấp.
Bit [20÷ 16]: Hệ số nhân PLL. Các bit này là hệ số nhân REFCLK trừ khi bit 21 ở trạng thái tích cực. Khoảng biến đổi của bộ nhân từ 4÷20.
Bit 15: Bit xoá bộ ghi tích luỹ (Clear Accumulator). Khi bit này được đặt là 1, một tín hiệu xoá bộ ghi dịch tích luỹ về 0. Bit này sau đó tự động khởi động lại, nhưng bộ nhớ đệm thì không được Reset. Bit này cho phép ta dễ dàng tạo ra dãy xung răng cưa với sự can thiệp của nguời sử dụng nhỏ nhất.
Bit 14: Bit xoá bộ ghi dịch tích luỹ. Khi bit này tích cực, nó giữ giá trị của cả bộ tích lũy 1 và bộ tích luỹ 2 ở 0. Điều này cho phép pha của DDS được khởi tạo theo cổng I/O.
Bit 13: Bit tam giác. Khi được đặt AD9852 tự động chuyển từ F1 về F2 và ngược lại. Tạo ra dạng tần số tam giác.
Bit 12: Không dùng
Bit [11÷9]: 3 bit này mô tả chế độ hoạt động của AD9852 0x0 = chế độ 1 tần số
0x1 = FSK
0x2 = FSK nghiêng 0x3 = chế độ di tần 0x4 = BPSK
Bit 8: Bit tích cực cập nhật bên trong. Khi bit này được đặt là 1, chân I/O UpClk là đầu ra và AD9852 tạo ra tín hiệu I/O UpClk. Khi bit này là 0, chức năng cập nhật I/O bên ngoài được thực hiện và chân I/O UpClk là chân vào.
Bit 7: Ghi là 0
Bit 6: Bit bộ lọc hàm sinc. Mặc định được xoá để cho phép lọc. Bit 5: Bit cho phép định dạng sóng đầu ra. Khi bit này được đặt, chức năng dốc đầu ra được cho phép.
Bit 4: Bit này điều khiển dạng sóng đầu ra bên trong/bên ngoài. Khi bit này đặt là 1, hệ số định dạng đầu ra được tạo ra và đặt lên đường biến đổi DA cosinc. Khi bit này bị xoá (mặc định), chức năng định dạng đầu ra được điều khiển bởi người sử dụng. Hệ số định dạng sóng đầu ra là giá trị của thanh ghi dịch . Hai thanh ghi bộ nhân định dạng sóng đầu ra cũng mặc định là thấp nên đầu ra được tắt khi bật nguồn cho đến khi được lập trình bởi người sử dụng.
Bit 1: Bit MSB hay LSB trong giao tiếp nối tiếp. Mặc định là thấp. Bit 0: Bit tích cực cổng SD0 cổng nối tiếp. Mặc định là thấp, không tích cực.
Hình 3.3 Giá trị thanh ghi điều khiển */ Sơ đồ chức năng các chân.
Hình 3.4 Sơ đồ chân của AD9852
+ Chân 9, 10, 23, 24, 25, 73, 74, 79, 80-DVDD: Điện áp cung cấp cho mạch số; thường 3.3V.
+ Chân 11, 12, 26, 27, 28, 72, 75, 78-DGND: Đất số. + Chân 13, 35, 57, 58, 63-NC: Không nối.
+ Chân 14÷19-A5÷A0 : Đầu vào địa chỉ song song cho thanh ghi lập trình. + Chân 17-A2/IO RESET: Đầu vào địa chỉ song song chi thanh ghi lập trình. Chức năng A2 chỉ được sử dụng cho chế độ lập trình song song, chức năng IO RESET được sử dụng trong chế độ lập trình nối tiếp.
+ Chân 18-A1/SDO: Đầu vào địa chỉ song song cho thanh ghi lập trình. SDO được sử dụng trong chế độ truyền nối tiếp 3 dây khi chế độ lập trình nối tiếp được chọn.
+ Chân 19-A0/SDIO: SDIO sử dụng trong chế độ truyền nối tiếp 2 dây. + Chân 20-I/O UDCLK: I/O 2 chiều, điều khiển việc chọn thanh ghi. Nếu chọn như 1đầu vào thì sườn dương bộ đệm cổng I/O sẽ được chuyển đến thanh ghi lập trình. Nếu chọn là đầu ra thì xung đầu ra (thấp→cao) với khoảng thời gian là 8 chu kỳ Clock hệ thống cho biết việc cập nhật tần số trong xảy ra.
+ Chân 21-WR/SCLK : Dữ liệu được ghi vào sườn dương. Ghi dữ liệu song song lên thanh ghi lập trình.
+ Chân 22-RD/CS : Đọc dữ liệu song song từ thanh ghi lập trình. Tín hiệu chọn chíp kết hợp với BUS lập trình nối tiếp, mức tích cực thấp.
+ Chân 29-FSK/BPSK/HOLD: Chân đa chức năng.
+ Chân 30-OSK: Chân khoá hình dạng đầu ra. Đầu tiên phải được chọn trong thanh ghi điều khiển lập trình cho chức năng.
+ Chân 31, 32, 37, 38, 44, 50, 54, 60, 65-AVDD: Nguồn tương tự 3.3V. + Chân 33, 34, 39, 40, 41, 45, 46, 47, 53, 59, 62, 66, 67-AGND: Đất tương tự.
+ Chân 36-VUOT: Đầu ra không đảo của bộ so sánh tốc độ cao. Được thiết kế điều khiển 10dBm/50Ω, tốc độ chuẩn mức logic CMOS.
+ Chân 42-VINP: Điện áp đầu vào “+”, đầu vào không đảo của bộ so sánh trong tốc độ cao.
+ Chân 43-VINN: Điện áp đầu vào “-”, đầu vào đảo của bộ so sánh trong tốc độ cao.
+ Chân 48-OUT 1: Đầu ra dòng đơn cực cosine DAC. + Chân 49-OUT 1B: Bù của OUT1.
+ Chân 51-OUT 2B: Bù của OUT2.
+ Chân 52-OUT 2: Đầu ra dòng đơn cực của DAC điều khiển.
+ Chân 55-DACBP: Nối tụ cho các DACS: Một tụ nhỏ (0.01uF) từ chân này đến AVDD nhằm cải thiện hài. Nếu không nối thì nó sẽ làm SFDR giảm đi.
+ Chân 56-DAC Rset : Kết nối chung cho DACS. Sử dụng khi thiết lập dòng đầu ra lớp đầy : Rset=39.9/Iout, thường Rset = 8kΩ/5mA ÷ 2kΩ/20mA.
+ Chân 61-PLL FILLTER: Kết nối cho mạng bù ngoài của bộ lọc vòng PLL. Mạng đó gồm: R=1.3kΩ nối tiếp C=0.01uF. Nên được kết nối với AVDD giống như chân 60.
+ Chân 64-DIFF CLK ENABLE : Khả năng REFCLK vi sai, đầu vào clock vi sai (REFCLK và REFCLK đảo) tương ứng với chân 68, 69.
+ Chân 68-REFCLK: tín hiệu clock bù nối chân này với mức cao hoặc thấp khi chế độ Clock được chọn. Mức tín hiệu như REFCLK.
+ Chân 69-REFCLK: Đầu vào clock chuẩn.
+ Chân 70-S/P select : Chọn trong chế độ lập trình nối tiếp =0 Chọn trong chế độ lập trình song song =1.
+ Chân 71-Master Reset : Giá trị đầu vào BUS lập trình nối tiếp/song song chuẩn cho người sử dụng lập trình và thiết lập thanh ghi lập trình. Mặc định là mức tích cực cao.
* Mạch điều khiển bộ tổ hợp tần số trực tiếp được xây dựng trên cơ sở mạch vi xử lý AT89C51 của hãng INTEL, điều khiển mọi hoạt động của bộ THTS. Với các ưu điểm là giá thành thấp, sử dụng khá đơn giản và thuận tiện. Số liệu được lập trình và nạp vào trong onchip, kết hợp với việc điều khiển bàn phím bên ngoài. AT89C51 là một bộ xử lý 8 bít có nghĩa là CPU chỉ có thể làm việc với 8 bít dữ liệu, dữ liệu lớn hơn 8 bít được chia ra thành các dữ liệu 8 bít để cho xử lý, 4K Byte bộ nhớ ROM, 128 Byte bộ nhớ RAM, 4 cổng I/O mỗi cổng rộng 8 bít, 2 bộ định thời/ bộ đếm 16 bít, 6 nguồn ngắt, chế độ nguồn thấp 5VDC, 1cổng giao tiếp nối tiếp (Serial Port) dùng cho trao đổi thông tin với các thiết bị nối tiếp như: PC, modem, hoặc giao tiếp nối tiếp với các IC khác.
Hình 3.5 Sơ đồ cấu trúc của vi xử lý Dưới đây là sơ đồ chức năng chân của AT89C51
U 28 9 C 5 1 8 9 C 5 1 2 9 3 0 4 0 2 0 3 1 1 9 1 8 9 3 9 3 8 3 7 3 6 3 5 3 4 3 3 3 2 1 2 3 4 5 6 7 8 2 1 2 2 2 3 2 4 2 5 2 6 2 7 2 8 1 0 1 1 1 2 1 3 1 4 1 5 1 6 1 7 P S E NA L E V C C G N D E A X 1 X 2 R S T P 0 . 0 / A D 0 P 0 . 1 / A D 1 P 0 . 2 / A D 2 P 0 . 3 / A D 3 P 0 . 4 / A D 4 P 0 . 5 / A D 5 P 0 . 6 / A D 6 P 0 . 7 / A D 7 P 1 . 0 P 1 . 1 P 1 . 2 P 1 . 3 P 1 . 4 P 1 . 5 P 1 . 6 P 1 . 7 P 2 . 0 / A 8 P 2 . 1 / A 9 P 2 . 2 / A 1 0 P 2 . 3 / A 1 1 P 2 . 4 / A 1 2 P 2 . 5 / A 1 3 P 2 . 6 / A 1 4 P 2 . 7 / A 1 5 P 3 . 0 / R X D P 3 . 1 / T X D P 3 . 2 / I N T 0 P 3 . 3 / I N T 1 P 3 . 4 / T 0 P 3 . 5 / T 1 P 3 . 6 / W R P 3 . 7 / R D
Hình 3.6 Sơ đồ chân của 89C51 Chức năng các chân tín hiệu như sau:
+ RxD: Chân vào nhận tín hiệu nối tiếp + TxD: Chân ra truyền tín hiệu nối tiếp. + INT0: Ngắt ngoài có số hiệu 0.
+ INT1: Ngắt ngoài có số hiệu 1.
+ T0 : Chân vào 0 của bộ thời gian Timer 0. + T1 : Chân vào 1 của bộ thời gian Timer 1. + WR : Ghi dữ liệu vào bộ nhớ ngoài.
+ RD : Đọc dữ liệu từ bộ nhớ ngoài.
+ RST: Chân vào RESET, tích cực mức cao trong khoảng hai chu kỳ máy. + XTAL1: Chân vào mạch dao động.
+ XTAL2: Chân ra từ mạch dao động.
+ PSEN: Cho phép đọc bộ nhớ chương trình ngoài (ROM ngoài).
Khi on-chip làm việc với bộ nhớ chương trình ngoài, chân này phát ra tín hiệu kích hoạt ở mức thấp hai lần trong mỗi chu lỳ máy. Chân PSEN
không có tác dụng khi on-chip làm việc với bộ nhớ chương trình bên trong (EPROM).
+ ALE(PROG): Chân tín hiệu cho phép chốt địa chỉ khi onchip xuất ra byte thấp để truy xuất bộ nhớ ngoài, tín hiệu chốt kích hoạt ở mức cao, tần số xung chốt <ALE> bằng 1/6 fosc. Đây còn là chân nhận xung vào để nạp chương trình cho EPROM bên trong onchip khi nó ở mức thấp.
+ EA(Vpp): Chân cho phép lựa chọn làm việc với bộ nhớ chương trình. KhiEA =1 cho phép vừa có thể làm việc với bộ nhớ chương trình bên trong và bộ nhớ chương trình bên ngoài, khi EA =0 thì chỉ cho phép làm việc với bộ nhớ chương trình bên ngoài. Khi chân này được cấp điện áp +12V thì onchip sẽ đảm nhiệm chức năng nạp chương trình cho EPROM trong nó.
Vcc: Chân cấp dương nguồn (+5 V). Vss: Chân cấp âm nguồn (nối đất).
P0.x: Các chân của cổng P0(P0.0 đến P0.7). P1.x: Các chân của cổng P1(P1.0 đến P1.7). P2.x: Các chân của cổng P2(P2.0 đến P2.7). P3.x: Các chân của cổng P3(P3.0 đến P3.7).
Các chân của cổng P3 ngoài chức năng vào/ra dữ liệu còn có thể đảm nhiệm các chức năng điều khiển khác.