Nội dung chương 3 đã tiến hành khảo sát mô hình điều khiển bộ nhớ dùng chung cho hệ xử lý song song đa CPU chuyên dụng với 8 CPU, 24 luồng tham chiếu bằng phần mềm xây dựng tính toán. Chương 3 đã giải quyết được các vấn đề sau:
- Xây dựng các lưu đồ thuật toán, chương trình tính toán hiệu năng bộ nhớ dùng chung trong môi trường Delphi.
- Đưa ra các kết quả khảo sát, đánh giá cho thấy với trường hợp mô hình toán học tham chiếu tới KGNDC khi không sử dụng bộ đệm kích thước hàng đợi m có hiệu năng thấp hơn nhiều so với trường hợp khi có sử dụng bộ đệm kích thước hàng đợi vào/ra m khác 0.
- Kích thước m là một tham số quan trọng để tối ưu hoá cấu trúc bộ nhớ theo lớp bài toán thì hệ xử lý song song đa CPU sẽ vừa có hiệu năng cao lại vừa có độ tin cậy cao. Đó chính là cơ sở cho cơ cấu điều khiển thích nghi. Lúc này kích thước m sẽ là hàm của tần suất tham chiếu của hệ thống vào KGNDC. Nếu sử dụng thêm cơ cấu phát hiện và xác định được tần suất truy cập, sẽ điều khiển để cấu trúc FPGA thay đổi kích thước hàng đợi cho các bank bộ nhớ cho phù hợp với tần suất này.
KẾT LUẬN CHUNG VÀ KIẾN NGHỊ 1. Kết luận:
Hệ xử lý song song đa CPU ngày càng được ứng dụng rộng rãi trong nhiều lĩnh vực, kể cả dân sự và quân sự. Với kỹ thuật và công nghệ tiên tiến hiện nay hướng nghiên cứu thiết kế hệ xử lý song song đa CPU chuyên dụng có hiệu năng cao, cấu trúc tối ưu, mềm dẻo phù hợp với từng lớp bài toán ứng dụng, là một hướng đi đúng.
Các công trình nghiên cứu trước đây và hiện nay chủ yếu tập chung vào hệ xử lý song song đa năng. Nội dung của luận án này tập chung vào nghiên cứu ứng dụng các điều khiển hiện đại, cơ cấu điều khiển thích nghi luồng tham chiếu tới KGNDC cho hệ xử lý song song đa CPU chuyên dụng nhằm nâng cao hiệu năng và giảm thiểu xác suất xung đột khi truy cập tài nguyên chung.
Nghiên cứu về hệ xử lý song song đa CPU chuyên dụng và đi sâu về lĩnh vực điều khiển trong các hệ này là một vấn đề còn mới ở Việt Nam. Do vậy tài liệu tham khảo về lĩnh vực này còn quá ít gần như không có. Tuy vậy quá trình nghiên cứu luận án đã đóng góp những vấn đề mới như sau:
- Đã tìm và chứng minh được mô hình toán học cho phép xác định được hiệu năng truy cập bộ nhớ dùng chung của hệ xử lý song song đa CPU chuyên dụng là một hàm của chu kỳ bộ nhớ và chỉ ra kích thước hàng đợi vào/ra m và các thông số khác liên quan.
- Xây dựng được hệ thống điều khiển thích nghi theo tham số kích thước hàng đợi m. Tập hợp các kết quả thu được của luận án được sử dụng như một công cụ hỗ trợ cho việc thiết kế tổng hợp các hệ xử lý song song đa CPU chuyên dụng, đáp ứng yêu cầu thực tiễn.
2. Kiến nghị
Luận án mới dừng lại ở mô hình điều khiển thích nghi theo một tham số hệ thống là kích thước hàng đợi m nên tính linh hoạt và mềm dẻo chưa cao. Vì vậy hướng nghiên cứu tiếp của luận án là tích hợp thêm một số tham số khác vào cơ
chế điều khiển thích nghi như: chu kỳ làm việc của bộ nhớ Tc, số lượng băng nhớ
DANH MỤC
CÔNG TRÌNH KHOA HỌC CÔNG BỐ CỦA TÁC GIẢ
1. Nguyễn Minh Ngọc, Hoàng Thị Phương, Chu Đức Toàn (2008), “ Về một
phương pháp tổng hợp cấu trúc pipeline”, Tạp chí Khoa học và Kỹ thuật, Học viện Kỹ thuật Quân sự, (số 123-II), trang 14-22.
2. Chu Đức Toàn, Đỗ Xuân Tiến, Hoàng Thị Phương (2011), “Đồng tổng hợp
kiến trúc lưới thao tác cho lõi CPU rise”, Tạp chí Khoa học và Công nghệ,
Đại học Thái Nguyên, tập 78 (số 02), trang 23-28.
3. Chu Đức Toàn (2011), “Điều khiển tối ưu luồng tham chiếu trong hệ xử lý
song song”, Tạp chí Khoa học và Công nghệ, Đại học Thái Nguyên, tập 83
(số 07), trang 89-94.
4. Chu Đức Toàn (2012), “Về một phương pháp điều khiển tái kiến trúc bộ đếm trong hệ xử lý song song”, Tạp chí khoa học và Công nghệ, Đại học Thái Nguyên, tập 93 (số 05 ), trang 17-21.
5. Chu Đức Toàn (2012),“Hệ xử lý song song và xử lý song song tham số ảnh”,
Tạp chí khoa học và Công nghệ, Đại học Thái Nguyên, tập 93 (số 05), trang 91-95.
6. Chu Đức Toàn, Đỗ Xuân Tiến (2012), “ Về một phương pháp tính tốc độ cho
hệ xử lý có kiến trúc xuất, nhập và tính toán song song”, Tạp chí Khoa học
và Công nghệ, Đại học Đà Nẵng, (số 06), trang 58-64 .
7. Chu Đức Toàn, Trịnh Quang Kiên (2012), “Một phương pháp điều khiển tái
kiến trúc Pipeline chức năng theo tiêu chuẩn độ trễ tối thiểu (ML)”, Tạp chí
TÀI LIỆU THAM KHẢO
Tiếng Việt
1. Nguyễn Văn Liên (2010 - 2012), “Xử lý bài toán cấp 1 cho thông tin tình báo ra
đa”, Đề tài nghiên cứu khoa học cấp Bộ Quốc Phòng.
2. Đỗ Xuân Tiến và cộng sự (2010 - 2012) “Nghiên cứu hệ thống kiểm tra đạn tên
lửa X35E trong tổ hợp tên lửa đối hạm URAN-E”, Đề tài nghiên cứu khoa học
cấp Bộ Quốc Phòng.
Tiếng Anh
3. Adves S. V., Pai V. S. and Parthasarathy R. (1999), "Recent Advances in Memory
Consistency Models for Hardware Shared Memory Systems", IEEE, VOL. 87,
NO. 3, pp. 445-455.
4. Altera Nios II Cores. http://www.altera.com/products/ip/processors/nios2/ cores/ni2-processor cores.html.
5. An Overview of UltraSPARC III Cu, Version 1.1 (2003), “A White Paper, Sun Microsystems”, pp.1-18.
6. Andreas Willig (1999), “A Short Introduction to Queueing Theory”, Technical University Berlin, Telecommunication Networks Group, Sekr. FT5-2, Einsteinufer 25, 10587 Berlin.
7. Baghdadi A., Zergainoh N. E. (2000), “Design space exploration for
Hardware/software codesign of multiprocessor system”, IEEE Transactions on
Computers.
8. Barry W. (1996), “Computer architecture design and performance”, University of
North Carolina, Prentice Hall, New York.
9. Baskett, Fand Keiler (1997), “An Evalusion of the CRAY 1- High speet computer
and algorithm organization”, Tech. Rep. pp.114-127 New York -9
10. Berkeley Predictive Technology Model (BPTM) (2004), (http://wwwdevice. eecs.berkeley.edu/~ptm/introduction.html).
11. Bolch G., Greiner S., de Meer H. and Trivedi K. S. (1998), “Queueing Networks
and Markov Chains: Modeling and Performance Evaluation with Computer Science Applications”, John Wiley and Sons, Inc., New York. -97
12. Burd (1999), General Microprocessor Info.
http://infopad.eecs.berkeley.edu/edu/CIC/summary/local.
13. Chang J. M., Chia Tien Dan Lo and group (2002), “DMMX: Dynamic memory
management extensions”, The journal of Systems and software 63, pp.187-199.
14. Cheng-Tsung Hwang et al., “Scheduling for Functional Pipelining and Loop
Winding”, Proc. 28th DAC, 1991
15. Chou Y., Fahs B. and Abraham S. (2004), “Microarchitecutre optimizations for
exploiting memory-level parallelism”, ACM pp. 29-70.
16. Cloutier Richard (1993), “Synthesis of pipelined Instruction Set Processors, Ph.D. dissertation, Dept. of Electrical and Computer Engineering”, Carnegie Mellon University also available as a Research Report No. CMUCAD-93-03.
17. Coffman E.G. Jr. and Thomas A. Ryan Jr. (1998), “A Study of Storage
Partitioning Using a Mathematical Model of Locality”, IEEE Transactins on
Computers. pp. 757-763.
18. Culler D. E., Singh J. P. and Anoop Gupta, (1999), “Parallel Computer
Architecture: A Hardware/Software Approach”, Morgan Kaufmann Inc, San Francisco.
19. Dally W. and Towles B. (2004), “Principles and Practices of Interconnection Networks”, Morgan Kaufmann, Inc. San Francisco.
20. David Brooks, Viji Srinivasan, Michael Gschwind, Pradip Bose, Victor Zyuban, Philip N. Strenski, and Philip G. Emma (2002), “Optimizing pipelines for power
and performance”, In Proceedings of the 35th International Symposium on
Microarchitecture, pages 333–344.
21. De Supinski B. R., McKee S. A. , Mueller F. , Tyson G. S. (2003), "Memory System Technologies for Future High-End Computing Systems", University of California, Lawrence Livermore National Laboratory under Contract W-7405- Eng-48.
22. Do Xuan Tien (1999), “Parallel algorithms to design multiprocessor systems”.
23. Doug Carmean and Eric Sprangle (2002), “Increasing processor performance by
implementing deeper pipelines”, In Proceedings of the 29th Annual
International Symposium on Computer Architecture, May 2002.
24. El-Rewini H. and Abd-el-Barr M. (2005), “Computer organization and
architecture: advanced computer architecture”, McGraw Hill. Inc, New York. 25. Eric Sprangle and Doug Carmean (2002),“Increasing processor performance by
implementing deeper pipelines”, In Proceedings of the 29th Annual
International Symposium on Computer Architecture, pp.413-421.
26. Fand S. (1996), “Interference of multiproccesor computer system with inteleved
memory”, Comm of ACM, pp.123-128.
27. Feldman J. and Retter C. (1994), “Computer architecture: a designer’s text based
on a generic RISC “, McGraw Hill. Inc., New York.
28. Flynn M. J. (1995), “Computer architecture Pipelined and parallel processor design”, Morgan Kaufmann. Inc., San Francisco.
29. Gert Goossens, Jan Rabaey, Joos Vandewalle and Hugo De Man (1990), “An
Efficient Microcode Compiler for Application Specific DSP Processors”, IEEE
Transactions on Computer-Aided Design,Vol. 9, No. 9, pp. 469-477.
30. Hamacher C., Vranesic Z., Zaky S. (2002), “Computer Organization”, McGraw-
Hill, Inc., New York.
31. Harper D.T. III and Linebarger D. A. (1991), “Conflict-free Vector Access Using
a Dynamic Storage Scheme”, IEEE Transactions on Computers, Vol. C-40, no
3, march 1991, pp. 276-283.
32. Hayes J. P., (1998), “Computer Architecture and Organization”, University of Michigan, McGraw – Hill. Inc, New York.
33. Hennessy J. L. and Patterson D. A (1998), “Computer Organization and Design:
The Hardware /software Interface”, Morgan Kaufman. Inc., San Mateo, CA. Second edition.
34. Hennessy J. L. and Patterson D. A. (2003), “Computer Architecture: A
35. Hu L. and Gorton I. (1997), “Performance Evaluation for Parallel Systems: A
Survey,” UNSW-CSE-TR-9707, pp. 39-56, University of NSW Computer
Science and Engineering, Sydney, Australia.
36. Hwang K. (1998), “Advanced Computer Architecture”, McGraw Hill.Inc., New
York.
37. Hwang K., Faye A. (1996), “Computer Architecture and parallel processing”, McGraw Hill. Inc., New York.
38. Ing-Jer Huang (2001), “Co-Synthesis of Pipeline Structures and Instruction
Reordering Constraints for Instruction”, ACM Transactions on Design
Automation for Electronics Systems. pp. 1-31.
39. Diefendorff K. (1999), “Power4 Focuses on Memory Bandwidth”, in
Microprocessor Report, 13(13). pp.1-8.
40. Kasin R. Y. (1996), “Advanced computer architecture: a systems design
approach”, Prentice -Hall. Inc. , New York.
41. Ken Mai, Ron Ho, Elad Alon, Dean Liu, Dinesh Patil, Mark Horowitz (2004), “Architecture and Circuit Techniques for a Reconfigurable Memory Block”,
IEEE International Solid-State Circuits Conference.
42. Kuntraruk, Pottenger W. M. and Ross A. M. (2005), “Application Resource
Requirement Estimation in a Parallel-Pipeline Model of Execution”, IEEE
Transactions, VOL. 16, No. 12. pp. 186-198.
43. Lapsley P., Bier J., Shoham A. and Lee E. A. (1997), “Processor
Fundamentals”, IEEE Press, ISBN 0-7803-3405-1.
44. Lee T. F., et al.(1992), “An Effective Methodology for Functional Pipelining”, Proc. of ICCAD.
45. Mehdi R., Zargham. (2001), “Computer Architecture Single and Parallel
Systems”, Southem Illinois University, Prentice-Hall. Inc., London.
46. Nohbyung Park and Alice C. Parker (1988), “Sehwa: A Software Package for Synthesis of pipelines from Behavioral Specifications,” Transactions on CAD, Vol 7. No. 3, pp. 917-945.
http://www.phys.uu.nl/~steen/web06/gone.html.
48. Randolph Nelson (2000), “Probability, stochastic processes, and queueing
theory”, The Mathematics of Computer Performance Modeling Springer-Verlag, Inc., New York.
49. Rao G. S. (1998), “Performance Analysis of Cache Memories.” Journ. of Assoc.
of Comp. Mach., vol. 25. no.3, pp. 378-397.
50. Rose J., Gamal A. E., and Sangiovanni-Vincentelli A. (1993), “Architecture of
FPGAs”, Proceedings of IEEE, vol.81, no.5, pp. 234-278.
Rose J. and Brown S.(1996), “Architecture of FPGAs and CPLDs: A Tutorial”,
IEEE Design and Test of Computers, Vol. 13, No. 2, pp. 42-57.
51. Scott A., Burkhart K., Kumar A., Blumberg R., and Ranson G. (1997), “Four-
Way Superscalar PA-RISC processors”, Hewlett-Packard Journal. 52. Smith M. C., Drager S. L., Pochet Lt. L., and Peterson G. D. (2001), “High
Performance Reconfigurable Computing Systems,” Proceedings of 2001 IEEE
Midwest Symposium on Circuits and Systems. pp. 244-251.
53. Sprangle E. and Carmean D. (2002), “Increasing processor performance by
implementing deeper pipelines”, Proceedings of the 29th International
Symposium on Computer Architecture (ISCA-29).
54. Stallings W. (2006), Computer organization and architecture: designing for performance, Prentice Hall. Inc. London.
55. Stenstrom P. (1990), “A survey of cache coherence schemes for
multiprocessors”, IEEE Computer, 23(6), pp. 12-24.
56. Top 500 List –June (2007) (1-100). http://top500.org/list/2007/06/100.
57. Wilkes M. V. (2005), “Slave memories and dynamic storage allocation”, IEEE Transactions on Electronic Computers Vol EC-14. No 2. pp. 671-685.
58. Xilinx Inc. (2003), “Virtex-II Pro™ Platform FPGA User Guide”, Xilinx User Guide, UG012 (v2.3).
59. Xilinx Inc. (2004), “Xilinx Application Note XAPP151 (v1.7): Virtex Series Configuration Architecture User Guide”, 20 October.
60. Hartej Singh, Ming-Hau Lee, Guangming Lu, Fadi J. Kurdahi, Nader Bagherzadeh (1999), “MorphoSys: An Integrated Reconfigurable System for Data-Parallel Computation-Intensive Applications”, University of California, Irvine, CA 92697
61. Hauck S., Fry T. W., Hosler M M. and Kao J. P. (1997), “The Chimaera
Reconfigurable Functional Unit”, Proceedings of IEEE Symposium on Field-
programmable Custom Computing Machines, April 1997
62. Wirthlin M. J and Hutchings B. L. (1995), “A Dynamic Instruction Set
Computer”, Proceedings of IEEE Symposium on Field-programmable Custom
Computing Machines, April 1995.
63. Seznec A. and Jegou Y. (1987), “Optimizing memory throughput in tightly
coupled multiprocessors”, Proc. Int’l Conf. SuperComputing, pp. 344-346.
64. Pravanjan Choudhury P. P. Chakrabarti, Rajeev Kumar, “ Online Scheduling of
Dynamic Task Graphs with Communication and Contention for
Multiprocessors”, IEEE Transactions on Parallel and Distributed
Systems,Volume 23, Number 1, 2012. p126-133.
65. Eddy Z. Zhang, Yunlian Jiang, Xipeng Shen, “The Significance of CMP Cache
Sharing on Contemporary Multithreaded Applications”, IEEE Transactions on
Parallel and Distributed Systems,Volume 23, Number 2, 2012. p367-374.
66. Antonino Tumeo, Oreste Villa, Daniel G. Chavarria-Miranda, “Aho-Corasick String Matching on Shared and Distributed-Memory Parallel Architectures”,
IEEE Transactions on Parallel and Distributed SystemsIEEE Transactions on Parallel and Distributed Systems,Volume 23, Number 3, 2012. p436-443.