THỰC NGHIỆM
5.2. KẾT QUẢ THU ĐƯỢC VỚI BỘ LỌC FIR TRUYỀN THỐNG Lưu đồ tiến hành thực hiện bộ lọc FIR truyền thống như hình 15:
Lưu đồ tiến hành thực hiện bộ lọc FIR truyền thống như hình 15:
Hình 15: Lưu đồ thực hiện bộ lọc FIR truyền thống
Sau khi qua biến đổi ADC, dữ liệu được biểu diễn dưới dạng số bù hai sẽ được đưa vào FPGA để xử lý. FPGA có nhiệm vụ thực hiện thuật toán lọc theo yêu cầu của người lập trình. Sơ đồ thực hiện thuật toán đối với bộ lọc FIR được trình bày như trong hình 3 của chương 2. Trong đó, lối vào x[n] của bộ lọc chính là các giá trị sau khi qua biến đổi ADC, các hệ số h[n] là các hằng số đã được cho trước(được tính toán bằng Matlab) và y[n] là kết quả sau khi đã qua bộ lọc FIR. Các kết quả này cũng được biểu diễn dưới dạng số bù hai và được đưa qua bộ biến đổi DAC để hiện lên trên dao động ký.
Trong bài luận văn này, em thiết kế bộ lọc FIR thông thấp, với bậc bộ lọc là 50, tần số mà bộ lọc bắt đầu suy giảm và triệt tiêu là từ 800Hz đến 1250Hz, tần số lấy mẫu là 20Khz.
Các hệ số h[n] sẽ được tính toán bằng công cụ fdatool trong Matlab. Đáp ứng tần số tính toán bằng Matlab được mô tả như hình 16:
Hình 16:Đáp ứng tần số của mạch lọc FIR
Máy phát
ADC FPGA DAC
Kết quả thu được khi thực hiện trên chíp FPGA:
• Tín hiệu bắt đầu suy giảm tại tần số 700Mhz, được cho bởi hình 17:
Hình 17:Tín hiệu bắt đầu suy giảm
• Tín hiệu bị triệt tiêu tại tần số 1237Hz, được cho bởi hình 18: