4.1.1Sơđồ khối
(Trang bên)
4.1.2Nguyên lý hoạt động
Đây là hệ thống gồm 4 kênh trong đó gồm : +3 kênh vào tín hiệu tương tự
+1 kênh chứa tín hiệu đồng bộ khung
Các kênh tín hiệu tương tự sau khi đi qua bộ lọc thông thấp để láy tín hiệu có tần số nhỏ
hơn 3400Kz sẽđi đến các bộ code.Bộ code sẽ mã hoá các tín hiệu tương tự này nhờ các tín hiệu clock được tạo ra bởi bộ (clock phát) .Do đó các tín hiệu tương tự sẽ chuyển thành các tín hiệu sốở đầu ra của mỗi bộ code ,sau đó tín hiệu này được cộng với nhau cùng với tín hiệu đồng bộ khung tạo ra từ SYNC .Như vậy sau khi cộng lại ta đã có tín hiệu PCM ,tín hiệu này là tín hiệu NRZ nhưng để truyền trên đường truyền hiệu quả nên phải nhân với tín hiệu bít clock để tạo ra RZ sau đó đưa len đường truyền .
Tại đầu thu tín hiệu PCM được đưa tới 3 bộ khác nhau: +Qua bộ PLL để khôi phục tốc độ bít
+Qua bộ ghi dịch tách đồng bộ khung
+Qua các bộ decode để giải mã các tín hiệu số thành các tín hiệu tương tự ban đầu.
Tín hiệu PCM qua bộ PLL để tách xung clock có tần số là 256Kz sau đó xung này đưa tới bộ tạo xung đồng bộ khung có tần số 8Kz..Tiếp đó các tín hiệu này dùng đểđiều khiển decode.
Tín hiệu PCM đến bộ ghi dịch nối tiếp /song song được so sánh với chuỗi tín hiệu
đồng bộ khung ở nơi phát để tách ra đồng bộ khung .
Sau đó bộ decode nhận tín hiệu PCM đầu vào cùng với tín hiệu điều khiển sẽ chuyển tín hiệu PCM này thành các tín hiệu tương tự ban đầu .
code code code clock phát Analog Analog TS1 BCLK MCLK TS2 BCLK MCLK TS2 BCLK MCLK 2M 256K Sync TS0 so sánh ghi dịch
PLL Tạo xung đồng bộ clock thu decode MCLK BCLK TS1 Analog decode Analog MCLK BCLK TS2 decode Analog MCLK BCLK TS3 BCLK MCLK THU 8k TS0 PHÁT NRZ RZ 256 Analog 48
Hình38: Sơ đồkhái quát hệthống PCM-TDM
4.2-Phân tích sơđồ khối 4.2.1-Bên phát:
Gồm 2 bộ phận
+clock phát :Tạo các tín hiệu điều khiển và đồng bộ khung.
+Các thanh ghi dịch : Để lần lượt dịch dữ liệu đã được mã hoá ở lối vào. +code: Mã hoá tín hiệu tương tự .
4.2.1.1- Bộ phận phát tín hiệu điều khiển .
Yêu cầu kỹ thuật
Bộ phận phát tín hiệu điều khiển là thành phần quan trọng trong qúa trình truyền dẫn tín hiệu .Ngoài nhiệm vụ điều khiển quá trình lấy mẫu các tín hiệu lối vào một cách tuần tự
thì bộđiều khiển này phải có tần số làm việc thích hợp để nơi thu có thể tái tạo lại tín hiệu mà không bị méo dạng.
Do tín hiệu vào là hạn chế bởi tần số 3.4Kz, nên theo định lý Nyquist thì tốc độ lấy mẫu phải ít nhất gấp 2 lần tín hiệu đưa vào fmẫu>=2*fmax
fmẫu tần số lấy mẫu
fmax tần số tín hiệu vào lớn nhất
Do fmax =3,4Kz nên ta chọn tốc độ lấy mẫu là 8Kz
Sơ đồ thiết kế (adsbygoogle = window.adsbygoogle || []).push({});
Đểđảm bảo được các yêu cầu kỹ thuật trên bộ clock phát bao gồm
+ mạch NAND (nhân đảo ) cùng với thạch anh 4MHz tạo tạo tần số 4MHz . +Mạch chia tần CD4040 hoặc 74LS93 (chia 16) để tạo ra tần số mong muốn +Mạch tạo đơn hài 8KHz (có độ rộng xung bằng nửa xung 256KHz) 74ls123 dùng tạo xung đồng bộ khung.
+Thanh ghi dịch 74ls164 dùng chuyển dữ liệu nối tếp lối vào thành song song +Thanh ghi dịch 74ls165 dùng chuyển dữ liệu song song lối vào thành nối tiếp
*Mạch tạo tần số 4MHz
hình39: sơđồ mạch tạo tần số 4MHz *IC chia tần CD4040 hoặc 74ls93:
+ Xét trường hợp dùng 74ls93 để chia tần
IC 74LS93 là bộđếm 4 trigơ JK đếm không đồng bộ.Các đầu vào R01và R02 của 74LS93 cho phép đặt lại trạng thái trigơ JK .Nếu các đầu vào R01 và R02 của IC đạt ở mức cao thì 4 đầu ra của Q sẽđặt ở trạng thái thấp .
Khi các xung dương đưa tới R01 và R02để xoá bộđếm
Nếu tín hiệu xung nhịp đưa vào CLKA của trigơ A thì tần sốđầu ra QA bằng tần số xung nhịp .Các trigơ B,C,D cũng vậy .Nếu các tín hiệu xung nhịp QA được đưa vào CLKB thì tần sốđầu ra QB=1/2QA ,QC=1/4QA,QD=1/8QA.
Do các đầu ra của mạch này có tính chất trên ,nên mạch 74ls93 cũng được dùng chia tần số 4MHz thành tần số mong muốn đưa vào bộ code.
51 hình40:sơđồ chi tiết 74ls93 Dưới đây là dạng sóng đầu ra của IC QB QA QC QD +Trường hợp dùng CD4040 để chia tần:
Biểu đồ chức năng
52
Ởđây khi xung clock có tần số là 4MHz đưa vào chân 10 (input pulses) còn chân 11 nối với đất (GND) .Khi đó các lối ra là các xung có tần số khác nhau .Trong qúa trình thực nghiệm ta chỉ lấy các xung có tần số tương ứng là 256K và 8K tương ứng với chân 5 và chân 12 ở lối ra.
*Mạch đơn hài (74LS123)
Mạch đơn hài có tác dụng sửa độ rộng xung ở lối ra chân 12 của CD4040 chia tần ở trên nhỏ lại đểđưa vào bộ code độ rộng của xung bằng 1/2 chu kỳ bít clock.
b a
Ở hình 4a ta sử dụng lối vào là chân1 và lối ra là chân 13. Nhưng cũng có thể sử dụng chân vào là chân 9 và lối ra là chân 5
53
bảng7: Bảng chân lý
ởđây H là mức cao (High votage level) L là mức thấp(Low votage level) X là bất kỳ (imaterial)
Khi ta cho xung clock có tần số 8Kz đưa vào chân 1ở hình 4a khi đó chân 13 ở lối ra ta
được xung clock cũng có tần số 8Kz nhưng có độ rộng bằng 1/2 xung clock. Hình minh hoạ: tín hiệu vào
tín hiệu ra
4.2.1.2- Các thanh ghi dịch hinh3: giản đồ tín hiệu 74123 *Mạch chuyển dữ liệu từ nối tiếp ra song song (S/P) 74ls164
Dữ liệu nối tiếp được đưa vào chân 1,2 tức là chân A và B như hình vẽ trên.Nhưng khi (adsbygoogle = window.adsbygoogle || []).push({});
đưa dữ liệu vào chân 1(A) thì chân 2(B) phải ở mức cao .Hoặc ta nối chân 2(B) vào chân
Qn các lối ra X:bất kỳ
L:mức thấp H: mức cao bảng8: bảng chân lý
1(A).Và chân 9 luôn ở mức cao .Khi dữ liệu nối tiếp được đưa vào chân 1(A) khi đó dữ
liệu song song lần lượt được đưa ra lối ra Q0 ………..Q7.
54
*Mạch chuyển dữ liệu từ song song ra nối tiếp
55
hình9: bảng chân lý
của 74ls165
Từ bảng chân lý ta có nhận xét sau:Khi lối vào chân 1(shift /load) ở mức thấp nó sẽ cho phép dữ liệu song song vào,còn khi ở mức cao cho phép dữ liệu nối tiếp vào .Trong quá trình thực ngiệm chan 15 (clock inhibit) luôn ở mức thấp.Chân 10 là chân vào nối tiếp ,với chức năng chân 10 như vậy ta có thể tạo được 1chuỗi 8 bít cố định dùng để đồng bộ
,giả sử ta muốn chuỗi bít 10111101 làm chuỗi bít
đồng bộ khi đó ta lần lượt cho dữ liệu vào các chân 11,12,13,14,3,4,5,6 tương ứng với các bít lần lượt là 10111101, khi đó lối ra không đảo chân 9 ta thu được 1chuỗi bít là 10111101 sau đó ta lại đưa dữ liệu này quay về chân 10 cứ như vậy ta sẽđược chuỗi bít cốđịnh 10111101 dùng đểđồng bộ .
4.2.1.3-Bộ mã hoá (code)
Bộ mã hoá có nhiệm vụ nhận tín hiệu tương tự ,biến đổi thành tín hiệu số PCM dưới sự điều khiển của (clock phát).
Bộ mã hoá ở đây dùng vi mạch ETC 5057 . Đây là bộ PCM CODE tuân theo quy luật nén A. Các thông số của bộ mã hóa -Tín hiệu voà Analog -Giải tần Từ 200Hz đến 3400Hz -Tín hiệu mã hoá lối ra PCM -Luật nén A -Nguồn nuôi -5V,+5V 56 Hình45:sơ đồchi tiết của ETC5057
57
hình46:Sơ đồkhối của ETC5057
Nguyên tắc hoạt động của ETC5057
Vi mạch này có thể hoạt động ở chếđộđồng bộ và không đồng bộ: +Chếđộđồng bộ :
Trong chếđộ này cả master clock và bit clock được dùng cho cả phát lẫn thu .Một xung nhịp phải được đặt vào MCLKx và chân MCLKr/PDN có thểđược sử dụng như một chân
điều khiển cho pháp IC hoạt động (ở mức thấp cho phép hoạt động , ở mức cao không cho phép hoạt động).Trong trường hợp này MCLKx sẽ được chọn như master clock cho cả
truyền lẫn nhận. .
Một bít clock cũng phải được đặt vào BCLKx và BCLKr cũng có thểđược sử dụng
để chọn bộ chia trong của Master clock (1.544,1.536,2048MHz).Với tần số 1.544MHz thì thiết bị sẽ tự bổ xung chính cho xung Clock thứ 193 của mỗi khung .
Khi BCLKr được sử dụng như bộ chia trong và ở 1 trong 2 mức logic thì khi đó BCLKx sẽđược chọn như bit clock cho cả truyền lẫn nhận .
BCLKx có thể nhận từ 64Kz đến 2048Kz nhưng phảđồng bộ với MCLKx .
Bảng sau sẽ chỉ ra chế độ tần số của Master clock có thể lựa chọn nhờ chân BCLKr/CLKSEL.
MCLK selected BCLKR/ CLKSEL ETC5057 Clocked 0 1 2.048 Mhz 1.536Mz or 1.544Mz 2.048Mz
Với mỗi xung FSx sẽ bắt đầu cho vòng mã hoá và dữ liệu PCM được chốt thẳng vào Dr trên sườn xuống của BCLKx (hoặc BCLKr nếu được dùng ) .FSx và FSr phải được đồng bộ với BCLKx,BCLKr. (adsbygoogle = window.adsbygoogle || []).push({});
Các chế dộđồng bộ khung:
có hai chế dộđồng bọ khung ngắn và đồngbộ khung dài + Chếđộđồng bộ khung ngắn :
Ở chế dộ này cả hai xung đòng bộ khung FSx và FSr có dộ dài là một chu kỳ xung bit clock (xem sơđồ trang bên ).
Với FSx ở mức cao trong suốt sườn xuống của BCLKx thì sườn lên tiếp theo của BCLKx sẽ cho phép mở lối ra Dx,nó sẽ đẩy ra bit dấu .Bẩy sườn lên tiếp theo của BCLKxsẽ dịch nốt 7 bit và sườn xuống tiếp theo sẽ cấm lối ra Dx(đặt Dx ởmức trở kháng cao )
Với FSr ở mức cao trong suốt sườn xuống của BCLKx (BCLKx trong chếđộ đồng bộ) thì sườn xuống tiếp của BCLKr theo sẽ chốt bit dấu.Bẩy sườn xuống tiếp theo của BCLKr sẽ chốt 7 bit còn lại.
+chế dộđồng bộ khung dài
Để sử dụng chế dộđồng bộ khung dài ,FSx và FSr ít nhất phải bằng 3 chu kỳ clock.Đệm lối ra 3 trạng thái được mở với sườn lên của FSx và BCLKx ,và bit đầu tiên được đẩy ra ngoài là bit dấu.7 sườn tiếp theo của BCLKx sẽ đẩy tiếp 7 bit còn lại .Dx sẽ bị cấm bới xuống BCLKx sau sườn lên thứ 8 hoặc bởi FSx ở mức thấp nếu nó đến muộn hơn .Sườn
dương của khung đồng bộ nhân sẽ làm dữ liệu PCM tại Dr được chốt theo 8 sườn xuống của BCLKr tiếp theo (BCLKx trong chế dộđồng bộ).
+ Chế dộ không đồng bộ :
Ở chế dộ này thu và phát có thể hoạt động độc lập với nhau.Nhưng MCLKx MCLKr phải
được đặt 2048Mz và chúng không cần thiết đồng bộ với nhau. Để dễ cho việc đặt xung clock thì tốt nhất chúng được đặt xung đồng bộ với nhau . Đơn giản nhất là đặt MCLKr/PDBN ở một trạng thái logic thấp ,với phương pháp này sẽ tựđộng nối MCLKx với tất cả các chức năng phía trong của MCLKr (khi MCLKr ở mức logic thấp ).
Với chế độ Master clock 1.344,thì thiết bị tự động bổ xung cho chính xung thứ 193 của mỗi khung .
FSx bắt đầu của mỗi vòng mã hoá và phải được đồng bộ với BCLKr,do đó BCLKr phải là một clock (ở bảng trên nó không có giá trị ,các mức logic với BCLKr không được dùng ở chế dộ này ).BCLKx,BCLKr có thể 64Kz đến 2.048Mz.
(a)
(b)
Hinh47: Giản đồ xung ETC5057
4.2.1.4-Sơđồ nguyên lý bên phát
Hình vẽ (trang bên) + nguyên tắc hoạt động
Khi bộ clock phát tạo ra xung có tần số 4Mz khi đó cho qua bộ chia tần để tạo ra xung có tần số 2Mz ,256Kz và 8Kz .Xung có tần số là 8Kz cho qua 74ls123 để thu hẹp độ rộng xung để tạo ra xung có độ rộng bằng 1/2 xung clock đây chính là xung đồng bộ khung ,sau đó lấy xung này và xung có tần số 2Mz để điều khiển bộ mã háo tạo ra tín hiệu PCM.Sau đó tín hiệu PCM này lần lượt đưa vào các kênh I,II,III tức là đưa vào chân 1 (A) của thanh ghi dịch 74ls164 .Còn riêng kênh IV ta đưa dữ liệu vào cố định là 10111101 , chính byte cốđịnh này dùng đểđồng bộ trên khung truyền .
Sau khi ta đưa dữ liệu nối tiếp vào kênh I thanh ghi dịch 74ls164 (U1) sẽ dịch dữ liệu nối tiếp thành song song S/P, sau đó dữ liệu song song này sẽ được đưa vào thanh ghi dịch 74ls165 (U2) để chuyển thành dữ liệu nối tiếp P/S ở lối ra chân 9.Sau đó dữ liệu này sẽđược đưa vào chân 10 nối tiếp của thanh ghi dịch
74ls165(U4) thứ hai .Như vậy lối ra chân 9 của thanh ghi dich thứ hai (U4) sẽ có dữ liệu là hai kênh I và II .
Tương tự trên lối ra chân 9 của thanh ghi dịch thứ hai tiếp tục đưa vào chân 10 lối vào nối tiếp của thanh ghi dịch 74ls165 thứ III (U6) .Như vậy lối ra chân 9 của thanh ghi dịch U6 này ta sẽ có dữ liệu của 3 kênh là kênh I,II,III. Cuối cùng kết hợp dữ liệu của 3 kênh này với kênh cuối cùng tức là byte đồng bộ 10111101 ta được một khung truyền .Khung truyền này được đưa ra lối ra chân 9 của thanh ghi dịch 74ls165 (U7) cuối cùng.
1 2 3 4 A B C D 4 3 2 1 D C B A 1 Protel International P/L L3, 12a Rodborough Rd Frenchs Forest NSW Australia 2086 1
555 Timer, Mono-stable Circuit
1 1.0.0 29-May-2005 22:17:05
C:\Program Files\Design Explorer 99 SE \Examples\Circuit Simulation\Backup of Backup of Backup of Backup o Title Size: Number: Date: File: Revision: Sheet of Time: A4 1 2 3 U?A 74L S00 Y? 4.000MHZ 1 2 3 U?A 74L S00 C? CAP C? CAP R? RES R? RES 1 2 3 U?A 74L S00 Q12 1 Q6 2 Q5 3 Q7 4 Q4 5 Q3 6 Q2 7 Q1 9 CLK 10 RST 11 Q9 12 Q8 13 Q10 14 Q11 15 U? 4040 A 1 B 2 CLR 3 Q 4 Q 13 Cext 14 RCext 15 U?A 74L S123 A 1 B 2 QA 3 QB 4 QC 5 QD 6 CLK 8 CLR 9 QE 10 QF 11 QG 12 QH 13 U1 74LS164 A 1 B 2 QA 3 QB 4 QC 5 QD 6 CLK 8 CLR 9 QE 10 QF 11 QG 12 QH 13 U3 74L S164 SH/LD 1 CLK 2 E 3 F 4 G 5 H 6 QH 7 QH 9 SER 10 A 11 B 12 C 13 D 14 CLK INH 15 U2 74L S165 SH/LD 1 CLK 2 E 3 F 4 G 5 H 6 QH 7 QH 9 SER 10 A 11 B 12 C 13 D 14 CLK INH 15 U4 74L S165 SH/LD 1 CLK 2 E 3 F 4 G 5 H 6 QH 7 QH 9 SER 10 A 11 B 12 C 13 D 14 CLK INH 15 U6 74L S165 A 1 B 2 QA 3 QB 4 QC 5 QD 6 CLK 8 CLR 9 QE 10 QF 11 QG 12 QH 13 U5 74L S164 VCC VCC VCC SH/LD 1 CLK 2 E 3 F 4 G 5 H 6 QH 7 QH 9 SER 10 A 11 B 12 C 13 D 14 CLK INH 15 U7 74L S165 VCC C? CAP R? RES VCC VCC BÊN PHÁT hình48: sơđồ nguyên lý 61
4.2.2-Bên thu:
Gồm 4 phần:
+ Khôi phục nhịp bit
+ Tách được tín hiệu đồng bộ khung +Điều khiển (adsbygoogle = window.adsbygoogle || []).push({});
+Đecode (giải mã khôi phục các tín hiệu tương tự)
4.2.2.1- khôi phục nhịp bit
a-Kỹ thuật tách xung đồng bộ:
Dữ liệu số liệu được truyền đi với mã đường ,làm sao phải đảm bảo tính trong suốt ,tính định thời … .Tại bên thu ,công việc đầu tiên là làm sao tách xung đồng bộ từ chuỗi dữ liệu tới ,làm cho việc định thời hai phía là như nhau.Kỹ thuật này gọi là đồng bộ bít .
Đây là kỹ thuật quan trọng nhất sử dụng trong truyền dẫn số.
Trong chuỗi dữ liệu có chứa thành phần tần số xung đồng hồ .Nên một ý tưởng đặt ra
để thực hiện việc đồng bộ là sử dụng bằng bộ lọc dải hẹpcó hệ số phẩm chất cao.Nhưng
để có thể vượt qua một chuỗi bít 0 liên tiếp chúng ta sử dụng bộ tạo dao động có thểđiều khiển được .Trong trừơng hợp này bộ lọc lại đóng vai trò mới là tạo tín hiệu kích thích cho bộ dao động (hay nói chính xác hơn là điều khiển bộ dao động ) .
Từ những ý tưởng trên ,lịch sử đã thể hiện nhiều thiết kế cụ thể .Trong đó một thiết kế đã chở nên nổi tiếng nhờ sựđơn giản và hiệu quả .Và nó đã đực tích hợp thành những vi mạch chuyên dụng như LM565 của hang National Semicoductor,MC12012 của Motorola hoặc CD4046 .Kỹ thuật chúng ta nói tới chính là vòng khoá pha PLL (Phase Locked Loop ) .Ngày nay PLL đã gắn chặt với việc thu xung đồng hồ tới mức khi nhắc