L ời cam đ oan
3.3.1 Tụ điện (Capacitor)
Các tụđiện chất lượng cao thường được yêu cầu khi thiết kế các mạch tích hợp tương tự. Chúng được sử dụng như các tụ bù trong các thiết kế mạch khuếch đại, các thành phần quyết định hệ số khuếch đại trong các mạch khuếch đại điện tích (charge amplifier), các thành phần quyết định dải thông trong các bộ lọc gm/C, thành phần tích trữ điện tích trong các bộ lọc tụ chuyển mạch (switched-capacitor filter) và các bộ chuyển đổi số-tương tự, v.v... Để được sử dụng trong các ứng dụng này, các tụ điện cần có những tính chất sau:
- Độ chính xác mattching tốt - Hệ số phụ thuộc điện áp thấp
- Tỉ số cao của dung kháng mong muốn trên dung kháng kí sinh - Dung kháng trên một đơn vị diện tích cao
- Sự phụ thuộc vào nhiệt độ thấp
Công nghệ CMOS tương tự phân biệt với công nghệ CMOS số bởi sự cung cấp các tụ điện thỏa mãn các tiêu chuẩn trên. Đối với các công nghệ analog như vậy, về cơ bản có 3 loại tụđể sử dụng. Một loại tụ MOS, được tạo thành sử dụng môt trong những lớp kết nối (interconnect) sẵn có (lớp kim loại hoặc lớp silic đa tinh thể) ở trên lớp silíc kết tinh được tách riêng bởi một điện môi (lớp ôxít silic SiO2). Hình 3.3-1(a) thể hiện một ví dụ của loại tụ này sử dụng silíc đa tinh thể làm bản cực phía trên. Để có được tụ điện có hệ số phụ thuộc điện áp thấp, bản cực phía dưới của tụ phải được pha tạp mạnh (tương tự như ở drain và source). Dung kháng đạt được khi sử dụng kĩ thuật này tỉ lệ nghịch với độ dày của ôxít gate. Giá trịđiển hình đối với công nghệ 0.8µm (công nghệ cho phép chiều dài kênh, L, của transistor MOS nhỏ nhất là 0,8µm) được cho trong bảng 3.3-1. Tụ điện này đạt được một dung kháng cao trên đơn vị diện tích và chất lượng matching tốt, nhưng có một dung kháng kí sinh phụ thuộc điện áp không nhỏ tới đế (substrate).
Hình 3.3-1 Các tụđiện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor)
Loại tụ MOS thứ hai được tạo thành bằng sự cung cấp một lớp silíc đa tinh thể (polysilicon) nữa ở trên lớp silíc đa tinh thể cực gate (hai lớp silíc đa tinh thểđược tách riêng bởi 1 lớp điện môi). Một ví dụ của tụ điện 2 lớp silíc đa tinh thểđược minh họa
trong hình 3.3-1(b). Điện môi được tạo thành bởi một lớp ôxít mỏng. Tụđiện này thỏa mãn tất cả các điều kiện ở trên cho ứng dụng analog. Giá trị điển hình của tụđiện loại này trong công nghệ 0.8µm được cho trong bảng 3.3-1.
Loại tụ điện thứ ba được minh họa trong hình 3.3-1(c). Tụ điện này được tạo thành bằng cách đặt một giếng loại n phía dưới một transistor kênh n. Nó tương tự như tụ điện ở hình 3.3-1(a) ngoại trừ bản mặt dưới (là giếng loại n) có điện trở suất cao hơn nhiều. Bởi vì thực tế này, nó không được sử dụng trong các mạch, nơi mà hệ số phụ thuộc điện áp thấp là quan trọng. Tụđiện này thường được sử dụng khi một bản của tụ được nối tới đất (hoặc VSS). Nó có tỉ số dung kháng trên đơn vị diện tích rất cao, có thể được matching tốt, và nó có sẵn trong tất cả các công nghệ CMOS bởi vì nó không yêu cầu thêm một bước công nghệ hoặc mask nào khác nữa.
Đối với các mạch số, yêu cầu về chất lượng của tụ không cần cao như các mạch tương tự vì thế các tụ có thể tạo thành bởi 2 hay nhiều lớp kết nối (interconnect). Hình 3.3-2 minh họa một số sơ đồ khác nhau để tạo các tụ điện với một, hai hay ba lớp kim loại (metal)
Hình 3.3-2 Các cách khác nhau để tạo các tụđiện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc
(b) Cấu trúc các bản cực theo chiều ngang
Trong hình 3.3-2(a), các tụ điện được tạo thành theo hướng thẳng đứng, sử dụng các lớp ôxít ở giữa làm lớp điện môi của tụ. Tụđiện được tạo thành từ 4 lớp (M3, M2, M1 và Poly) đạt được tỉ số dung kháng mong muốn trên dung kháng kí sinh cao nhất trong khi đó tụ 2 lớp (M2 and M1) đạt được tỉ số này thấp nhất. Khi các công nghệ chuyển hướng về phía giảm độ rộng đường và tốc độ cao hơn, lớp ôxít giữa các đường kim loại (metal) tăng, không gian cho phép giữa các đường kim loại giảm. Đối với các công nghệ như vậy, các tụđiện ngang được tạo thành bởi cùng một lớp có thể hiệu quả hơn các tụ dọc khác lớp. Ví dụ các tụ ngang cùng lớp được minh họa ở hình 3.3-2(b). So sánh với các tụ polysilicon-ôxít-polysilicon, thì những tụ điện này có dung kháng trên đơn vị diện tích và tỉ số dung kháng mong muốn trên dung kháng kí sinh thấp hơn. Độ chính xác matching của các tụ này là 1-2% và hệ số điện áp thấp. Giá trịđiển hình của các tụ loại này trong công nghệ 0.8µm được đưa trong bảng 3.3-1.[9]
Loại phần tử Dải giá trị Độ chính xác matching Hệ số nhiệt độ Hệ sốđiện áp Tụ poly/poly 0,8 - 1,0 fF/µm2 0,05% 50 ppm/ o C 50 ppm/V Tụ MOS 2,2 – 2.7 fF/µm2 0,05% 50 ppm/ o C 50 ppm/V Tụ M1 - poly 0,021 – 0,025 fF/µm2 1,5% Tụ M2 – M1 0,021 – 0,025 fF/µm2 1,5%
Tụ M3 – M2 0,021 – 0,025 fF/µm2 1,5% Điện trở khuếch tán P+ 80 – 150 Ω/□ 0,4% 1500 ppm/oC 200 ppm/V Điện trở khuếch tán N+ 50 – 80 Ω/□ 0,4% 1500 ppm/oC 200 ppm/V Điện trở poly 20 – 40 Ω/□ 0,4% 1500 ppm/oC 100 ppm/V Điện trở giếng n 1 – 2 kΩ/□ 8000 ppm/oC 10k ppm/V
(ppm: percent per million)
Bảng 3.3-1 Tóm tắt một sốđặc tính của các phần tử thụđộng của công nghệ CMOS 0.8µm