I CẤU TRÚC PHẦN CỨNG 8255A:
1.Phương pháp tích phân (Intergration method)
Phương pháp tích phân cũng giống như phương pháp chuyển đổi ADC dùng tín hiệu dốc đôi (Dual-Slope-ADC). Cấu trúc mạch điện đơn giản hơn nhưng tốc độ chuyển đổi chậm.
Hình 6.2 : Sơ đồ nguyên lý cơ bản của mạch chuyển đổi AD dùng phương pháp tích phân
* Hoạt động
-Khi có xung start mạch đếm đưa về trạng thái reset. Mạch logic điều khiển khóa K ở vị tri 1, điện áp tương tự Vin được nạp vào tụ điện C với thời hằng t1 tín hiệu ngõ ra của mạch tích phân giảm dần,và cho đến khi nhỏ hơn 0V thì ngõ ra của bộ so sánh lên mức 1,do đó mạch logic điều khiển mở cổng cho xung clock vào mạch đếm. Sau khoảng thời gian t1 mạch đếm tràn mạch logic điều khiển khóa K ở vị trí 0,khi đó điện áp âm Vref được đưa vào ngõ vào của mạch tích phân,tụ điện C xả điện với tốc độ không đổi, sau khoảng thời gian t2 tín hiệu ngõ ra của mạch tích phân tăng dần,do đó ngõ ra
Mạch so sánh Mạch tích phân R Ngõ ra số • • • • Start Clock Điện áp chuẩn Vref Vin C _ + _ + Mạch logic điều khiển Bộ đếm
của mạch so sánh xuống ,mức thấp làm cho mạch logic điều khiển đống cổng và báo kết thúc chuyển đổị Trong suốt khoảng thời gian xả điện t2
mạch đếm vẫn tiếp tục đếm kết quả của mạch đếm cũng chính là tín hiệu số cần chuyển đổi tương ứng với điện áp tương tự ngõ vào Vin .
Mối quan hệ giữa điện áp ngõ vào Vin và điện áp chuẩn Vref với t1,t2
t1=2n/fck :thời gian mạch đếm từ 0 đến khi tràn
t2=N/fck : thời gian mạch đếm từ khi tràn đến kết quả sau cùng
-Biểu thức nầy không phụ thuộc vào thời hằng RC,cũng như số xung clock(nếu mạch làm việc ổn định).
-Các tín hiệu tương tự Vin qua mạch tích phân nên các tín hiệu nhiểu đều bị loại bỏ.
-Nhược điểm của mạch nầy là thời gian chuyển đổi chậm,giừa 2n chu kỳ xung clock trong lần lấy tích phân trong thời gian t1 va øN chu kỳ trong lần lấy tích phân trong thời gian t2. Thời gian chuyển đổi lớn nhất khi t1=t2.
Thời gian chuyển đổi: T = t1+t2