Hỡnh sau đõy chỉ ra sơ đồ khối của một mỏy trạng thỏi một pha. Trong hỡnh này, phần mạch dóy chứa cỏc mạch dóy (flip-flops), phần cao chứa mạch logic tổ hợp.
Hỡnh 8.1 Sơ đồ mỏy trạng thỏi
Phần mạch tổ hợp cú 2 đầu vào và 2 đầu ra:
+ Đầu vào thứ nhất: là đầu vào trạng thỏi hiện tại của mỏy. + Đầu vào thứ 2: là đầu vào từ bờn ngoài.
+ Đầu ra thứ nhất: là đầu ra phớa ngo ài
+ Đầu ra thứ 2: là trạng thỏi tiếp theo của mỏy. Phần mạch dóy cú:
+ 3 đầu vào: clock, reset, và trạng thỏi tiếp theo + 1 đầu ra: trạng thỏi hiện tại.
Tất cả cỏc flip-flop đều nằm trong phần này, cỏc tớn hiệu clock và reset phải được kết nối với cỏc flip – flop để thực hiện việc điều khiển.
Như vậy, một mỏy ụtụmỏt hữu hạn là một bộ 6 thụng số <X, Y, S, s0,
,>, trong đú:
X = { x1(t),…,xn(t)}
Tập cỏc tớn hiệu ra c ủa ụtụmat: Y = {y1(t),…,ym(t)}
Tập hợp cỏc trạng thỏi của ụtụmat: S = {s1(t),…,ss(t)}
Hàm (s, x) – hàm chuyển trạng thỏi của ụtụmat
Hàm (s,x) – hàm đầu ra của ụtụmat.
Tương ứng với cỏc phương phỏp tớnh toỏn hàm chuyển trạng thỏi và hàm ra, chỳng ta cú cỏc loại ụtụmat khỏc nhau. Hai dạng ụtụmat hữu hạn chuyờn dụng là: ụtụmat Moore và ụtụmat Mealy.
Quay lại với hỡnh vẽ trờn, mạch cần thiết kế được chia làm hai đoạn. Việc chia đoạn như thế này sẽ giỳp chỳng ta thiết kế tốt hơn. Chỳng ta sẽ thiết kế 2 phần theo những cỏch khỏc nhau. Cụ thể trong mụi trường VHDL, phần mạch dóy chỳng ta sẽ thực hiện trong PROCESS và phần mạch tổ hợp chỳng ta cú thể thực hiện theo cấu trỳc hoặc tuần tự hoặc kết hợp cả cấu trỳc lẫn tuần tự. Tuy nhiờn mó tuần tự cú thể ỏp dụng cho cả 2 lo ại logic: tổ hợp và tuần tự.
Thụng thường cỏc tớn hiệu clock và cỏc tớn hiệu reset trong phần mạch dóy sẽ xuất hiện trong PROCESS (trừ khi tớn hiệu reset là đồng bộ hoặc khụng được sử dụng, tớn hiệu WAIT được sử dụng thay cho lệnh IF). Khi tớn hiệu reset được xỏc nhận, trạng thỏi hiện tại sẽ được thiết lập cho trạng thỏi khởi tạo của hệ thống. Mặt khỏc, tại sườn đồng hồ thực tế, cỏc flip-flop sẽ lưu trữ trạng thỏi tiếp theo, do đú sẽ chuyển nú tới đầu ra của phần mạch dóy (trạng thỏi hiện tại).
Một điều quan trọng liờn quan tới phương phỏp FSM là : về nguyờn tắc chung là bất kỳ một mạch dóy nào cũng cú thể được mụ hỡnh hoỏ thành 1 mỏy trạng thỏi, nhưng điều này khụng phải luụn luụn thuận lợi. Vỡ cú nhiều trường hợp (đặc biệt là cỏc mạch thanh ghi như: bộ đếm,…) nếu thiết kế theo phương phỏp FSM thỡ mó nguồn cú thể trở nờn dài hơn, phức tạp hơn, mắc nhiều lỗi hơn so với phương phỏp thụng thường.
Như thành một quy tắc nhỏ, phương phỏp FSM thỡ thớch hợp với cỏc hệ thống mà thao tỏc của nú là một dóy hoàn toàn được cấu trỳc, vớ dụ: cỏc mạch điều khiển số. Vỡ đối với cỏc hệ thống loại này thỡ tất cả cỏc trạng thỏi của nú cú thể dễ dàng được liệt kờ. Khi soạn thảo mó VHDL, thỡ cỏc trạng thỏi này sẽ được khai bỏo trong phần đầu của phần ARCHITECTURE dưới dạng kiểu dữ liệu liệt kờ được định nghĩa bởi người sử dụng.