3. From FINFET 3nm to GATE-ALL-AROUND (GAAFETS) 2nm
3.3.4.Chế tạo nanosheet
Giống quá trình chuyển đổi từ bán dẫn phẳng sang finFET, quá trình chuyển từ finFET sang GAA sẽ rất khó khăn. Với finFET, một trong những thách thức lớn đó là việc tối ưu hóa thiết bị trên một bề mặt thẳng đứng và do đó, dẫn đến rất nhiều thách thức về việc chuẩn bị bề mặt và sư kết bám đã đặt ra. Bây giờ với GAA, nhà sản xuất phải tối ưu hóa thiết bị ở bên dưới của cấu trúc. Những thác thức về chuẩn bị bề mặt và kết bám sẽ càng khó khăn hơn ở đây.
Tiểu luận GVHD: TS. Trần Hoàng Linh
20
Hình 3.3.2. Quy trình xử lý các nanosheet FET xếp chồng lên nhau
Với các thiết bị phẳng, thường khá rõ ràng khi cần một quy trình đẳng hướng (tuân thủ nghiêm ngặt) so với một quy trình dị hướng (có những hướng phát triển khác nhau). Với finFET, việc này phức tạp hơn một chút. Với GAA việc này là một thử thách cực kì lớn. Một số quy trình cần phải đẳng hướng ở một số chỗ như khắc dưới nanowire/sheet và cũng có tính dị hướng.
Bước đầu quy trình, các nanosheet FET hình thành cấu trúc super-lattice trên substrate. Một vật liệu hỗ trợ kết dính các lớp SiGe và silicon xen kẽ trên bề mặt. Tối thiểu, một ngăn xép sẽ bao gồm ba lớp SiGe và ba lớp silion.
Bước tiếp theo là phát triển các vây dọc cực nhỏ trong cấu trúc super-lattice. Mỗi vây được phân biệt với một khoảng trống nhỏ ở giữa chúng. Trong fab flow, các vây được tạo kiểu bằng cách sử dụng kỹ thuật in thạch bản cực tím (EUV), sau đó là sang quá trình khắc.
Đây là một trong những bước khó khăn - sự hình thành của các miếng đệm bên trong. Đầu tiên, các phần bên ngoài của các lớp SiGe trong cấu trúc super-lattice được làm lõm xuống bằng cách sử dụng quy trình khắc bên. Điều này tạo ra những không gian nhỏ chứa đầy chất điện môi.
Sau đó, Source/Drain được hình thành, tiếp theo là quá trình giải phóng kênh. Các lớp SiGe trong cấu trúc super-lattice được loại bỏ bằng quy trình khắc. Những gì còn lại
Tiểu luận GVHD: TS. Trần Hoàng Linh
21 là các lớp hoặc tấm silicon, tạo nên các kênh. Vật liệu high-k/metal-gate sẽ được kết bám vào trong cấu trúc và cuối cùng, các kết nối đồng được hình, dẫn đến nanosheet FET.
Các nanosheet có thể đơn giản về mặt khái niệm, nhưng chúng đặt ra những thách thức cho quá trình sản xuất. Một số khó khăn trong việc xoay quanh chế tạo cấu trúc, những khó khăn khác liên quan đến các vật liệu mới cần thiết để đặt được mục tiêu mở rộng PPAC.
Kết luận
Gate-all-around sẽ kế nhiệm cho finFET với các nanosheet sẽ phát triển thành nanowire. Tuy Gate-all-around có một số thách thức trong sản xuất và chi phí cao đến mức không rõ bao nhiêu nhà sản xuất chip có đủ khả năng chi trả, nhưng may mắn rằng đó không phải là lựa chọn duy nhất. Với sự phát triển của quá trình đóng gói và các cấu trúc thiết bị mới gần như chắc chắn sẽ đóng một vai trò lớn hơn cho các thiết bị hiện tại và tương lai.
Nói tóm lại, cấu trúc bán dẫn đã có một chặng đường dài hơn so với hành trình của cấu trúc bán dẫn phẳng. Những người tiên phong sẽ phải rất kinh ngạc trước sự tiến hóa vượt bậc này, trước sư thông minh và liên kết với nhau trên toàn thế giới. Công nghệ bán dẫn sẽ còn ngày càng phát triển hơn, tiến hóa hơn, sáng tạo nên những kì tích hơn và sẽ đem đến cho thế giới một tương lai tràn đầy hy vọng.
Tiểu luận GVHD: TS. Trần Hoàng Linh
22