3. From FINFET 3nm to GATE-ALL-AROUND (GAAFETS) 2nm
3.3.2. Thách thức mở rộng quy mô chip
Số lượng các công ty có thể đủ khả năng sản xuất các advanced-node chip đã giảm dần theo giai đoạn hình học, chi phí ngày càng trở nên đắt đỏ hơn với mỗi node mới.
Trong nhiều thập kỷ, ngành công nghiệp vi mạch bắt kịp với Định luật Moore, tăng gấp đôi mật độ bán dẫn sau mỗi 18 đến 24 tháng để thêm nhiều chức năng vào khuôn. Nhưng khi chi phi của mỗi node quy trình mới tăng lên, nhịp đã chậm lại. Điều này lần đầu tiên được nhận thấy tại 20nm, khi các bán dẫn phẳng không còn khả năng phát triển và cần được thay thế bằng các finFET và nó có thể chậm hơn nữa khi GAA FET ra đời.
FinFET đã làm giảm đáng kể hiện tượng dòng rò rĩ tại 22nm, tại 16nm và 14nm. Ở 7nm trở xuống, hiện tượng rò rĩ tĩnh điện trở thành một vấn đề nan giải, đồng thời ưu điểm về công suất và hiệu suất bắt đầu giảm đi. Trước đây, các nhà sản xuất chip có thể mong đợi thông số kỹ suất của bán dẫn tăng 0,7 lần, với hiệu suất tăng 40% cho cùng một lượng công suất và giảm 50% diện tích. Nhưng hiện tại, hiệu suất chỉ tăng khoảng trong tầm 15% đến 20% và chúng còn đòi hỏi các quy trình phức tạp hơn, vật liệu mới và thiết bị sản xuất khác nhau để đạt được những kết quả đó.
Để giảm chi phí, các nhà sản xuất chip đã bắt đầu triển khai các cấu trúc mới không đồng nhất so với trước đây và chọn lọc kĩ càng hơn về những gì được sản xuất ở các node quy trình mới nhất. Với sự phát triển của công nghệ cùng với nhu cầu thu hẹp các chip, các công ty bán dẫn đã và đang nghiên cứu phát triện tại 3nm và hơn thế nữa.
Nhưng Walter Ng, phó chủ tịch phát triển kinh doanh của UCM cho biết: “It is really about die economics”. Vì chi phí cao ngất ngưỡng nên rất ít khách hàng và ít ứng dụng
đủ khả năng để có thể tận dụng được công nghệ đắt tiền này. Ngay cả đối với những người có đủ khả năng chi trả, một số kích thước khuôn lại chạy ngược với kích thức ô tối đa dẫn đến những thách thức về năng suất.