Thuật toán GOST28147-89

Một phần của tài liệu (Luận văn thạc sĩ) nghiên cứu và ứng dụng thuật toán mật mã bảo vệ thiết kế FPGA (Trang 33)

Thuật toán tựa T l thuật toán mã h a dựa trên chuẩn thuật toán GOST 28147- 9 na được chu ển th nh một chuẩn mã h a trong chuẩn T 34.12-2015 [14 ). Thuật toán được thiết kế dựa trên cấu trúc Feistel với k ch thước khối it, độ d i kh a l its v c số vòng l vòng.

3.2.1 Ký hi u

Trong chuẩn n các ký hiệu sau được sử d ng

V* Tập hợp tất cả các chuỗi nhị phân độ d i h u hạn, g m cả chuỗi trống

Vs Tập tất cả các chuỗi nhị phân độ d i s, trong đ s l số ngu ên kh ng âm việc đánh số các chuỗi con v th nh phần của chuỗi được thực hiện từ phải qua trái ắt đầu từ 0.

32

UW T ch thẳng đ -các) của tập U v tập W;

|A| ố th nh phần độ d i) của chuỗi AV* nếu A – chuỗi trống, thì |A| = 0);

A||B ối của hai chuỗi A, BV*, tức l một chuỗi từ V|A| + |B|, trong đ chuỗi con c ng các th nh phần c chỉ số lớn từ

V|A| tr ng với chuỗi A v chuỗi con c ng với các th nh phần c chỉ số nhỏ từ V|B| tr ng với với chuỗi B;

A <<< 11 Dịch vòng của chuỗi AV32 đi th nh phần v ph a các th nh phần c chỉ số lớn

 Phép cộng modulo theo từng th nh phần của hai chuỗi nhị phân c độ d i như nhau

2s

Z V nh của các đ ng dư theo modulo s

;

 Phép toán cộng trong v nh 32

2

Z ;

Trường h u hạn GF(2)[x]/p(x), trong đ p(x) = x8 + x7 +

x6 + x + 1  GF(2)[x các phần tử của trường được iểu diễn ằng các số ngu ên, trong đ phần tử z0 + z1

+… + z77  tương ứng với số z0 + 2z1 + … + 7z7, trong đ zi  {0, 1}, i = , , …, 7 v  ký hiệu lớp đ ng dư theo modulo p(x) m chứa x;

Vecs:

2s

ZVs nh xạ song ánh đặt tương ứng một phần tử của v nh

2s

Z với iểu diễn nhị phân của n , tức l đối với phần tử ất kỳ zZ2s, m được iểu diễn ở dạng z = z0 + 2z1 + … + s-1zs-1, trong đ zi  {0, 1}, i = 0, 1, .., s – , đẳng thức sau được thực hiện Vecs(z) = zs-1||….||z1||z0;

Ints: Vs Z2s nh xạ ngược với ánh xạ Vecs, tức l nts = Vecs1;

: V8 nh xạ song ánh, đặt tương ứng một chuỗi nhị phân từ

V8 với một phần tử của trường như sau chuỗi

z7||…||z1||z0, zi {0, 1}, i = , , .., 7, tương ứng với phần tử z0 + z1 +… + z77 ;

: V8 nh xạ ngược với ánh xạ , tức l  = -1

;

 Tổ hợp của hai ánh xạ, trong đ ánh xạ  được thực hiện trước

s Tổ hợp của ánh xạ s-1

với , còn 1

33 3.2.2 Phép bi n ổi Sbox

ác phép thế i = Vec4i‟ nt4: V4V4, trong đ iZ24 Z24, i = 0, 1, …, 7 được sử d ng l các iến đổi song ánh phi tu ến. ác giá trị của các phép thế i‟ được m tả dưới đâ ở dạng các mảng i‟ = i‟ ), i‟ ), …, i‟ )), i

= 0, 1, .., 7:

Bộ S-hộp của thuật toán tựa GOST có thể được sử d ng khác nhau. Nói cách khác, các sbox kh ng được chuẩn hóa và coi là một thành phần bí mật góp phần bảo mật d liệu. au đâ l một sbox ví d có trong chuẩn GOST 34.12- 2015: π0' = (12, 4, 6, 2, 10, 5, 11, 9, 14, 8, 13, 7, 0, 3, 15, 1); π1' = (6, 8, 2, 3, 9, 10, 5, 12, 1, 14, 4, 7, 11, 13, 0, 15); π2' = (11, 3, 5, 8, 2, 15, 10, 13, 14, 1, 7, 4, 12, 9, 6, 0); π3' = (12, 8, 2, 1, 13, 4, 15, 6, 7, 0, 10, 5, 3, 14, 9, 11); π4' = (7, 15, 5, 10, 8, 1, 6, 13, 0, 9, 3, 14, 11, 4, 2, 12); π5' = (5, 13, 15, 6, 9, 2, 12, 10, 11, 7, 8, 1, 4, 3, 14, 0); π6' = (8, 14, 2, 5, 6, 9, 1, 12, 15, 4, 11, 0, 13, 10, 3, 7); π7' = (1, 7, 14, 13, 0, 5, 8, 3, 4, 15, 10, 6, 9, 12, 11, 2). 3.2.3 Các bi n ổi

hi thực hiện các thuật toán mã h a v giải mã, các iến đổi sau được sử d ng

t: V32V32 t(a) = t(a7||… ||a0) = 7(a7)||…||0(a0), trong đ

a = a7||…||a0V32, ai V4, i = 0, 1, .., 7;

(3.1)

g[k]: V32V32 g[k](a) = (t(Vec32(Int32(a)  Int32(k))) ⋘11, trong đ k, aV32; (3.2) G[k]: V32V32 V32V32 G[k](a1, a0) = (a0, g[k](a0)  a1), trong đ k, a0, a1 V32; (3.3) G*[k]: V32V32V64 G*[k](a1, a0) = (g[k](a0) a1)||a0, trong đ k, a0, a1 V32 (3.4)

34 3.2.4 Thuật t án ƣợ ồ khóa

Các khóa vòng Ki V32, i = , , …, , được tạo ra trên cơ sở của khóa K

= k255||…||k0  V256, ki V1, i = , , …, v được xác định bằng các đẳng thức: K25 = K17 = K9 = K8 = k255||…||k224; K26 = K18 = K10 = K7 = k223|| …||k192; K27 = K19 = K11 = K6 = k191||…||k160; K28 = K20 = K12 = K5 = k159|| …||k128; K29 = K21 = K13 = K4 = k127||…||k96; K30 = K22 = K14 = K3 = k95|| …||k64; K31 = K23 = K15 = K2 = k63||…||k32; K32 = K24 = K16 = K1 = k31|| …||k0; 3.2.5 Thuật t án h ơ ản

a. Thuật toán mã hóa

Thuật toán mã h a ph thuộc v o các giá trị của các kh a vòng KiV32, i

= , , .., , thực hiện phép thế

1,..., 32

K K

E , n được cho trên tập V64 tương ứng với đẳng thức

1,..., 32

K K

E (a) = G*[K32]G[K31 …. G[K2]G[K1](a1, a0), (3.5) trong đ a = a1||a0V64, a0, a1V32.

b. Thuật toán giải mã

Thuật toán giải mã mật ph thuộc v o các giá trị của các kh a vòng Ki

V32, i = , ,.., , thực hiện phép thế

1,..., 32

K K

D , n được cho trên tập V64 tương ứng với đẳng thức

1,..., 32

K K

D (a) = G*[K1]G[K2 …. G[K31]G[K32](a1, a0), (3.6) trong đ a = a1||a0V64, a0, a1V32.

35 XOR <<<11 SBOX + XOR <<<11 SBOX + 29 vòng XOR <<<11 SBOX + ... ... K1 K32 K2 Hình 3.1 Lƣ ồ xử lý dữ li u 3.3 Xây dựng phần mềm mã hóa

Giải pháp n được thực hiện kết hợp gi a phần m m và thiết kế phần cứng. Trong đ itstream của thiết kế FPGA sẽ được mã hóa bằng phần m m trên máy tính và phần giải mã bitstream sẽ được thực hiện trên FPGA. Quá trình phân chia thực hiện giải pháp sẽ được mô tả chi tiết trong Hình 3.2.

VIVADO DESIGN SUITE Phần mềm mã hóa sử dụng thuật toán GOST 28147-89 Phần mềm nhận dữ liệu trên Microblaze

Bitstream Bitstream

đã mã hóa lưu trên bộ nhớ ngoài Thiết kế

FPGA

Bitstream đã mã hóa lưu trên

RAM Lõi IP GOST 28147- 89 Bitstream FPGA P ẦN MỀM MÁY TÍN HARDWARE(Verilog) FIRMWARE Hình 3.2 Quy trình thực hi n giải pháp

Trong luận văn n , học viên lựa chọn thuật toán GOST 28147-89 để thực hiện bảo vệ thực tệp cấu hình thiết kế FPGA. Phần m m được sử d ng dựa cần tệp d liệu đầu vào là: tệp khóa và tệp tin cấu hình. Phần m m sẽ tiến hành kiểm tra các tệp tin tham số đầu vào nếu kh ng đầ đủ, chương trình sẽ thông báo lỗi và kết thúc. Khi các tham số đầu v o đầ đủ, chương trình phần m m sẽ tiến hành mã hóa tệp tin cấu hình theo thuật toán GOST 28147- 9 như đã trình bày ở M c 3.2. Khi quá trình mã hóa kết thúc, tệp tin cấu hình sẽ được lưu lại vào ổ

36 cứng c ng thư m c với tệp tin đầu vào. Tệp cấu hình sau mã hóa sẽ có hai thành phần đ l k ch thước thật của tệp cấu hình và d liệu được mã hóa. ưu đ chương trình của phần m m được mô tả như trong ình . .

Hình 3.3 Phần mềm mã hóa t p cấu hình FPGA.

Bắt đầu

iểm tra tệp đầu vào đủ? ọc dữ liệu

Thông báo lỗi

Mã hóa tệp dữ liệu Ghi dữ liệu mã hóa ra

T T C

+

-

Hình 3.4 Giải thuật thực hi n phần mềm.

3.4 Thi t k bộ giải mã

Bộ giải mã được xây dựng dựa trên bộ vi xử lý Microblaze và lõi thuật toán GOST28147-89, cấu trúc của bộ giải mã được mô tả trong Hình 3.4. Phần m m chạy trên Microblaze sẽ thực hiện thu nhận d liệu cấu hình, nạp tham số khóa cho lõi thuật toán GOST28147-89 v địa chỉ vùng nhớ lưu d liệu cấu hình thiết kế. Lõi thuật toán GOST28147-89 thực hiện giải mã d liệu cấu hình với các tham số được nạp từ Microblaze. Sau khi giải mã xong, tệp cấu hình sẽ được Microblaze sử d ng để cấu hình v ng FP đã định trước. Giải thuật chương trình thực hiện trên icro la e được mô tả trong Hình 3.6.

37 MICROBLAZE AXI INTERCONNECT RAM

LÕI MẬT MÃ GOST 28147-89 UART AXI INTERCONNECT

Hình 3.5 Cấu trúc bộ giải mã t p cấu hình.

Bắt đầu Nhận dữ liệu cấu hình đã mã hóa Cấu hình bộ giải mã ã giải mã xong? Cấu hình FPGA T T C + -

Hình 3.6 Giải thuật thực hi n trên Microblaze.

3.5 Thi t k lõi mật mã GOST 28147-89

Lõi mật mã GOST 28147-89 được mô tả trong Hình 3.7 g m các thành phần: Máy trạng thái đi u khiển bus AXI Master: thực hiện đọc và ghi d liệu từ vùng nhớ đã được cấu hình từ các thanh ghi cấu hình. Thiết kế cho phép đọc d liệu theo chùm (burst) hỗ trợ đến 16 từ 32 bits trong một lần đọc/ghi d liệu.

Các thanh ghi cấu hình chứa các thông số khóa giải mã, địa chỉ lưu file cấu hình, k ch thước tệp cấu hình của lõi mật mã và trạng thái của lõi. Các thông số n được đọc ghi thông qua Bus AXI Slave-lite.

38 Bộ đệm d liệu vào và ra: là fifo chứa d liệu được đọc vào qua bus AXI Master và d liệu đã được giải mã trước khi trả lại bộ nhớ RAM.

Mô-đun thực hiện thuật toán GOST 28147-89: thực hiện giải mã d liệu. đun được thiết kế theo cấu trúc dạng vòng lặp, tiêu tốn 32 chu kỳ xung nhịp đ ng h để thực hiện mã hóa/giải mã một khối 64 bit.

Máy trạng thái đi u khiển hoạt động đi u khiển hoạt động của toàn bộ lõi mật mã g m có yêu cầu đọc d liệu, ghi d liệu từ bộ nhớ, đi u khiển quá trình giải mã d liệu của toàn bộ d liệu.

AXI MASTER AXI SLAVE- LITE & Thanh ghi FIFO READ FIFO WRITE MÁY TRẠNG T ÁI IỀU IỂN GOST 28147-89

Hình 3.7 Cấu trúc lõi mật mã GOST 28147-89.

Hình 3.8 ng g i P a lõi mật mã GOST 28147-89 sử dụng Xilinx Vivado.

3.6 Mô phỏng và thử nghi m

a. Mô phỏng thi t k b lõi mật mã.

Mô hình mô phỏng g m có 5 thành phần được kết nối như trong ình 3.9. Thành phần tạo nên mô hình mô phỏng g m có:

- Bộ mô phỏng chức năng aster us AXI-lite cdn_axi_ fm_ ), được sử d ng để ghi d liệu đi u khiển lõi mật mã GOST.

39 - Bộ mô phỏng bộ nhớ Slave AXI-full (cdn_axi_bfm_0), sử d ng để lưu tr d liệu mô phỏng.

- Bộ tạo d liệu (gendata_0) sử d ng để tạo d liệu ph c v mô phỏng. - Bộ kết nối bus AXI (axi_interconnect_0) kết nối các thành phần. - Thiết kế chính (gost_master_0) thiết kế cần mô phỏng.

Hình 3.9 Mô phỏng thử nghiệm lõi mật mã GOST 28147-89.

b. Thử nghi m thi t k

ể thử nghiệm thiết kế, học viên đã xây dựng một lõi IP thực hiện phép cộng. Thiết kế sau khi được giải mã sẽ được cấu hình lên phần tài nguyên FPGA đã được định trước. Bộ cộng sẽ thực hiện phép cộng toán hạng a và toán hạng b và trả lại kết quả qua c và d. Quá trình thực nghiệm giải pháp sẽ được thực hiện qua ước sau.

ước 1: Thiết kế bộ cộng IP sẽ được tổng hợp, ánh xạ và tạo bitstream bằng phần m m Vivado của Xilinx.

ước 2: Bitstream sẽ được mã hóa bằng phần m m đã được mô tả ở M c 3.3.

ước 3: Bo mạch thử nghiệm với lõi giải mã (M c . ) được cấu hình trước. Bộ giải mã đợi d liệu cấu hình từ máy tính.

ước 4: Máy tính gửi d liệu xuống cho bo mạch qua cổng UART.

ước 5: Sau khi nhận hết d liệu, bộ giải mã tiến hành giải mã thiết kế và nạp vào vùng tài ngu ên FP đã định trước.

Hình 3.10 thể hiện quá trình hoạt động của bộ giải mã. Trước khi tiến hành cấu hình, kết quả thực hiện phép cộng là không chính xác do thiết kế chưa

40 được nạp. Sau khi cấu hình, kết quả thể hiện trên biến c và d thể hiện kết quả đúng như mong đợi.

Hình 3.10 Thử nghi m sau khi nạp thi t k bộ cộng.

3.7 K t luận

Trong chương n luận văn đã đ xuất giải pháp sử d ng thuật toán mật mã GOST 28147- 9 để thực hiện bảo vệ thiết kế FPGA thay cho giải pháp mặc định của nhà sản xuất FPGA. Lõi mật mã GOST 28147- 9 trong chương n đã được thiết kế và thử nghiệm thành công. Lõi có giao tiếp chuẩn AXI – MASTER-FULL cho phép truy cập trực tiếp vào bộ nhớ, từ đ c thể tăng tốc xử lý d liệu. Tuy nhiên, lõi mã hóa/giải mã thiết kế theo cấu trúc vòng nên tốc độ chỉ đạt 120 Mbps tại tần số hoạt động 100 MHz.

41

KẾT LUẬN

Trong thời gian tìm hiểu và nghiên cứu dưới sự giúp đỡ tận tình của thầy hướng dẫn PGS-TS. Trần Xuân Tú, đến nay toàn bộ nội dung của luận văn đã được ho n th nh đáp ứng đầ đủ các yêu cầu đã đặt ra. Qua quá trình tìm hiểu thực hiện đ tài, học viên đã thu được nh ng kết quả ch nh như sau

- Nghiên cứu tìm hiểu các phương pháp tấn công lên bitstream nhằm sao chép và sử d ng trái phép thiết kế FP v các phương pháp nhằm bảo vệ thiết kế chống lại các tấn công này.

- Thử nghiệm thành công giải pháp bảo vệ thiết kế FPGA bằng phương pháp sử d ng vi mạch xác thực DS28E01, kết quả tổng hợp cho thấy giải pháp c k ch thước nhỏ đáp ứng được yêu cầu cho các thiết bị FPGA có ít tài nguyên.

- xuất thực giải pháp thực hiện giải pháp mã hóa bitstream thiết kế FPGA bằng thuật toán mật mã GOST 28147-89. Thiết kế thành công lõi xử lý mật mã GOST 28147-89 và mô hình hóa bằng ngôn ng Verilog. Tu nhiên, vẫn còn một số hạn chế như

- Giải pháp bảo vệ sử d ng vi mạch xác thực ngoài không thể chống lại tấn c ng phân t ch ngược và không có khả năng phát hiện mã ngu n chương trình đã ị tha đổi.

- Giải pháp mã hóa thiết kế bitstream không kiểm tra được tính toàn vẹn của bitstream. Tốc độ thực hiện giải mã còn chậm.

ể khắc ph c các hạn chế trên và hoàn thiện giải pháp bảo vệ bitstream, học viên nhận thấy cần phải phát triển thêm thiết kế lõi kiểm tra tính toàn vẹn của bitstream của thiết kế FPGA.

42

TÀI LI U THAM KHẢO

[1] Altera Inc (2011), Stratix II Device Handbook. [2] Altera Inc (2011), Stratix III Device Handbook.

[3] B. Sunar, W. J. Martin, and D. R. Stinson (2007), A provably secure true random number generator with built-in tolerance to active attacks,IEEE Transactions on Computers , vol. 56, no. 1, pp. 109–119.

[4] Bernhard Linke (2009), Application Note 4594: Protect Your FPGA Against Piracy: Cost-Effective Authentication Scheme Protects IP in SRAM-Based FPGA Designs, Maxim Integrated.

[5] Catalin Baetoniu (2010), Application Note 780: FPGA IFF Copy Protection Using Dallas Semiconductor/Maxim DS2432 Secure EEPROMs, Xilinx. [6] CJ Clark (2009), Business Consideration for Systems with RAM-based

FPGA Configuration, Intellitech Corporation.

[7] D. Kessner(2000), Copy protection for SRAM based FPGA designs, http://web.archive.org/web/20031010002149/.

[8] K. Austin (1995), Data security arrangements for semiconductor programmable devices, United States Patent Office.

[9] Saar Drimer (2007), Authentication of FPGA Bitstreams: Why and How, Springer.

[10] Saar Drimer (2008), Volatile FPGA design security, University of Cambridge.

[11] Maxim Integrated Inc, Datasheet of DS28E01. [12] Xilinx Inc, KCPSM6 User Guide.

[13] Xilinx Inc. User Guide 071, p123.

[14] GOST R 34.12-2015 Криптографическая nc, Datasheet of . Блочныерафиче. 2015.

Một phần của tài liệu (Luận văn thạc sĩ) nghiên cứu và ứng dụng thuật toán mật mã bảo vệ thiết kế FPGA (Trang 33)

Tải bản đầy đủ (PDF)

(44 trang)