3.1 Các thông số cơ bản và công cụ để mô phỏng
- Signal: 20,000ps tới 30,000ps 5 clk - Chu kì 2,000 ps 2ns
65
- Công cụ để mô phỏng là phần mềm Modelsim: Đây là công cụ dùng để mô phỏng cho môi trường đa ngôn ngữ mô tả phần cứng được phát triển bởi Mentor Graphics. Trong khuôn khổ luận văn này, tác giả sẽ mô phỏng ngôn ngữ mô tả phần cứng được viết bằng Verilog và sử dụng phần mềm Quartus II của hãng Altera làm môi trường minh họa.
3.2 Tạo trễ 80ns
Tín hiệu điều khiển
Bus select frequency 0 = 0 và select delay 0 = 5
Tần của out 1 chia 10, trễ 4 clk ( 9 – 5 ) Chu kì sau là 20ns => Tạo trễ 80ns
Thời điểm xuất hiện tín hiệu: 100ns 100,000 ps Kết quả mô phỏng được trình bày trên hình 48.
66
Thời điểm xuất hiện trễ là 108,000 ps
3.3 Tạo trễ 1us
Tín hiệu điều khiển
Bus select frequency 0 = 1 và select delay 0 = 4
Tần của out 1 chia 100, trễ 5 clk ( 9 – 4 )
Hình 48. Kết quả mô phỏng trễ 80ns
67 Chu kì sau là 200ns => Tạo trễ 1000ns
Thời điểm xuất hiện tín hiệu: 1020ns 1,020,000 ps
Thời điểm xuất hiện trễ: 860,000 ps
3.4 Nguyên nhân gây ra sai số về độ trễ
Nguyên nhân:
- Trong 1 số clk đầu tiên của bộ chia tần bị tăng hoặc giảm mất 1 vài clk nên gây ra sự chênh lệch này
- Bộ đếm tần bị hụt đi một khoảng thời gian do mới đầu mạch chưa ổn định được tần số.
Khắc phục:
- Cần phải đợi khoảng 1 chục chu kỳ đầu tiên để mạch chia tần số đi vào hoạt động ổn định