Cấu hình chân
Để cấu hình chân bạn tiến hành lần lượt theo các bước sau:
Bước 1. Chọn Assignments-> Pins cửa sổ lựa chọn chân sẽ xuất hiện như hình:
Hình 4.11 Cửa sổ gán chân
Bước 2. Nhấp đúp vào ơ <<new>> ở cột To như trên hình. Một menu chứa danh
sách các chân cần gán sẽ được hiện ra. Bạn chọn chân cần gán (ví dụ ở đây chọn tín hiệu cần gán x1).
Bước 3. Tiếp theo nhấn vào ơ <<new>> ở cột Location. Một menu chứa danh
sách các chân trong FPGA sẽ được hiện ra bạn chọn chân của FPGA sẽ nối với tín hiệu (ví dụ ở đây chọn chân PIN_N25).
Hình 4.12 Danh sách các chân cĩ thể được gán
Bước 4. Lặp lại quá trình này cho đến khi gán hết các chân linh kiện.
Bước 5. Để lưu lại file cấu hình chân bạn chọn File -> Export, sau đĩ nhập tên file
cân lưu.
Nạp lên board
Bước 1: Nhấp chọn Tools > Programmerđể cĩ cửa sổ như trong Hình 4.12. Đánh dấu vào tùy chọn Program/Configue để cho phép nạp tệp cấu hình light.sof.
Hình 4.13 Giao diện của trình nạp và cấu hình FPGA
Bước 2: Nhấp nút Start bên trái cửa sổ để nạp tệp cấu hình này xuống FPGA. Sau
khi nạp thành cơng xuống FPGA, hãy kiểm tra mạch điện này thực hiện trên FPGA cĩ chạy đúng theo chức nămg mong muốn hay khơng bằng cách dùng các chuyển mạch SW để nhập đầu vào rồi quan sát đầu ra hiển thị trên LED.
CHƯƠNG 4 TÌM HIỂU VERILOG / VHDL I. Tìm hiểu về Verilog HDL/VHDL
1. Verilog HDL là một trong hai ngôn ngữ mô phỏng
phần cứng thông dụng nhất,được dùng trong thiết kế IC, ngôn ngữ kia là VHDL.
HDL cho phép mô phỏng các thiết kế dễ dàng,
sửa chữa lỗi, hoặc thực nghiệm, bằng những cấu
trúc khác nhau. Các thiết kế được mô tả trong HDL
là những kỹ, thuật độc lập, dễ thiết kế, dễ tháo
gỡ, và thường dể đọc hơn ở dạng biểu đồ, đặc biệt là ở các mạch điện lớn.
Verilog thường được mơ tả thiết kế ở bốn dạng:
• Thuật toán (một số lệnh giống ngôn ngữ C
như: if, case, for,while…).
• Chuyển đổi thanh ghi (kết nối bằng các biểu
thức Boolean).
• Các cổng kết nối( cổng: OR, AND, NOT…).
• Chuyển mạch (BJT, MOSFET).
Ngôn ngữ này cũng chỉ rõ cách thức kết nối, điều khiển vào/ra trong mô phỏng.
Cấu trúc chương trình dung ngơn ngữ Verilog:
// Khai báo module
Module tên chương trình (tên biến I/O); // tên chương trình trùng tên file.v.
Input [msb:lsb] biến;
Output [msb:lsb] biến;
Reg [msb:lsb] biến reg;
Wire [msb: lsb] biến wire;
// Khai báo khối always, hoặc khối initial. … các lệnh …
Endmodule
2. Những tập tin văn bản nguồn Verilog bao gồm
a. Khoảng trắng:
Khoảng trắng ngăn những từ và có thể chứa
khoảng cách, khoảng dài, dòng mớivà dạng đường
dẫn. Do đó, một lệnh có thể đưa ra nhiều dòng
phức tạp hơn mà không có những đặc tính đặc
biệt.
b. Chú giải:
Những chú giải có thể chỉ định bằng hai cách: ( giống trong C/C++).Chú giải được viết sau hai dấu
gạch xiên (//). Được viết trên cùng một dòng.Được
viết giữa /* */, khi viết nhiều dòng chú giải.
c. Chữ số:
Lưu trữ số được định nghĩa như là một con số của các bit, giá trị có thể là: sốnhị phân, bát phân, thập phân, hoặc thập lục phân.
d. Từ định danh:
Từ định danh do người dùng quy định cho biến số,
tên hàm, tên môđun, tên khối và tên trường
hợp. Từ định danh bắt đầu bằng một mẫu tự hoặc
đường gạch dưới ’_’ ( không bắt đầu bằng một con
số hoặc $ ) và kể cả mọi chữ số của mẩu tự,
những con số và đường gạch dưới, từ định danh
trong Verilog thìphân biệt dạng chữ.
2. Ngơn ngữ VHDL trong thiết kế phần cứng
Ngơn ngữ VHDL được cung cấp để hổ trợ phát triển các hệ thống phần cứng dựa trên các loại mạch(chip) tích hợp tốc độ cao(VHSIC-Very High Speed Integrated Circuit). Việc sử dụng các loại chíp kiểu này đã thay thế dần các IC logic mà thường được sử dụng trong việc thiết kế mạch số, đem lại nhiều lợi ích và thuần tiện trong việc phát triển các hệ thống số mà phương thức thiết mạch số truyền thống khĩ hoặc khơng thể thực hiện được.
VHDL là 1 loại ngơn ngữ mơ tả phần cứng. Hiện nay cĩ nhiều loại ngơn ngữ mơ tả phần cứng đang được sử dụng như là verilog hay ABEL… mỗi ngơn ngữ cĩ nhưng ưu điểm và thuận tiện cho người sử dụng. Ở đây chúng ta khơng so sánh giữa các ngơn ngữ miêu tả phần cứng với nhau. Việc quan trong là phải nắm bắt và sử dụng thành thao 1 loại ngơn ngữ khi mới bắt đầu tiếp cận với việc thiết kế hệ thống mạch số dựa trên các chip tích hợp.
VHDL khơng phải là 1 ngơn ngữ lập trình tuy vậy nĩ cung được hỗ trợ các cấu trúc, cú pháp như giống như những ngơn ngữ lập trình thơng dụng như C hay Basic. Do vậy VHDL sẽ phải lược bỏ đi những phần khơng thích hợp khi áp dụng cho việc thiết kế 1 phần cứng chứ khơng phải 1 phần mềm. VHDL là ngơn ngữ miêu tả phần cứng khá thơng dụng cĩ thể tương thích với nhiều mơi trương ( cơng cụ) phát triển cho chip của nhiều hãng sản xuất chip khác nhau.
Sử dụng VHDL để miêu tả phần cứng tức là chỉ rõ cách thức giao tiếp của mạch cứng với các mạch bên ngồi và hoạt động, cấu trúc bên trong của mạch để nĩ cĩ thể đáp ứng và xử lý các tín hiệu khi lắp ghép nĩ vào 1 hệ thống . Cách thức giao tiếp bao gồm việc thống kê số lượng các chân giao tiếp với mạch bên ngồi và định dạng cho chúng là chân nhập hay là xuất tín hiệu.Sự miêu tả ở đây cĩ các mức như miêu tả cấu trúc (Structural) và miêu tả cách thức, đặc tính (behavioral) Miêu tả cấu trúc hệ thống tức là miêu tả hệ thống thơng qua tập hợp các cổng logic cơ bản hoặc các thành phần được hỗ trợ và cách thức kết nối giũa các thành phần đĩ với nhau. Hình thức miêu tả này đã được sử dụng nhiều trong các cơng cụ thiết kế phần cứng truyền thống. cịn đối với ngơn ngữ VHDL thì việc sử dụng cách thức miêu tả này thơng qua các tốn tử logic (AND, OR,..) tương ứng với các thành phần logíc cơ bản kết hợp các tốn tử này để hình thành lên cấu trúc số.
Hình thức miêu tả cao nhất là behavioral. Hình thức này sẽ chỉ cách thức xử lý tín hiệu khi nĩ đi qua hệ thống. Mơ tả behavioral được chia thành 2 hình thức miêu tả đĩ là dataflow và Algorithmic. Người thiết kế cĩ thể kết hợp các hình thức miêu tả này với nhau trong file thiết kế của mình.
Mức mơ tả behavioral thường được người thiết kế sử dụng do với hình thức mơ tả này thì người thiết kế khơng phải quan tâm nhiều đến cấu trúc phần cứng bên trong của hệ thống mà chỉ tập chung vào mổ tả hay định hình việc xử lý dữ liệu của hệ thống. Cịn đối với mức mơ tả cấu trúc thì địi hỏi người thiết kế phải nắm bắt và xây dựng cấu trúc của hệ thống thơng qua các phần tử logic cơ bản, khi đĩ địi hỏi người thiết kế phải cĩ rất nhiều kinh nghiệm trong việc thiết kế mạch số và quá trình phân tích hệ thống rất khĩ khăn. Thơng thường người thiết kế thường sử dụng kiểu mơ tả này để ghép nỗi các phần đã được thiết kế của hệ thống vời nhau.
Cấu trúc của 1 file thiết kế dữa trên ngơn ngữ VHDL thơng thường bao gồm 3 phần:
-phần khai báo các thư viện sử dụng trong thiết kế. -phần khai báo đối tượng thiết kế .
-phần mơ tả cấu trúc của đối tượng.
Trên 1 bản thiết kê cĩ thể cĩ nhiều đối tượng thiết kế được lặp ghép với nhau. Mỗi đối tượng (entry) cĩ thể hiểu như là 1 module mạch hay 1 tổ hợp logic. Các chân giao tiếp của đối tượng phải được định nghĩa trong phần khai báo đối tượng.
Trong phần mơ tả cấu trúc của đối tượng thì người thiết kế sẽ sử dụng các mức mơ tả đã đề cập phía trên để mơ tả cấu trúc bên trong hay cách thức xử lý tín hiệu của đối tượng thiết kế.
Bài viết này khơng đề cập sâu về cú pháp hay kỹ thuật lập trình của ngơn ngữ VHDL mà chỉ trình bày một cách tổng quan về cách thức sử
dụng ngơn ngữ miêu tả trong thiết kế phần cứng cĩ sử dụng các vi mạch tổ hợp.