3.1. Cấu trúc CNTFET chế tạo
CNTFET được chế tạo theo dạng cổng sau (back-gated CNTFET).
Hình 3.1: Cấu trúc Back-Gated CNTFET thực nghiệm chế tạo
3.2. Chuẩn bị
3.2.1. Mặt nạ (mask)
Mặt nạ được thiết kế bằng chương trình Clewin để sử dụng trong quá trình quang khắc gồm 6x6 vị trí được ký hiệu từ 11 đến 66 như hình 3.2a.
Hình 3.2: Cấu trúc mặt nạ
a) Cấu trúc mặt nạ; b) Cấu trúc điện cực S - D
Tại mỗi vị trí là 16 cặp điện cực được thiết kế với chiều rộng và chiều dài thay đổi. Việc thiết kế nhằm mục đích tạo điều kiện khảo sát sự thay đổi các đặc tính điện của các CNTFET tạo thành theo khoảng cách từ cực nguồn đến cực máng và chiều rộng của cực máng, nguồn.
Chi tiết thiết kế bằng phần mềm Clewin tham khảo tại Phụ lục 2.
Bảng 2.1: Chiều rộng ứng với từng vị trí trên mặt nạ (đơn vị: µm)
11 (W2) (W2) 12 (W5) 13 (W7) 14 (W10) 15 (W2) 16 (W5) 21 (W10) 22 (W2) 23 (W5) 24 (W7) 25 (W10) 26 (W2) 31 (W7) 32 (W10) 33 (W2) 34 (W5) 35 (W7) 36 (W10) 41 (W5) 42 (W7) 43 (W7) 44 (W10) 45 (W5) 46 (W7) 51 (W2) 52 (W5) 53 (W7) 54 (W10) 55 (W2) 56 (W5) 61 (W10) 62 (W2) 63 (W5) 64 (W7) 65 (W10) 66 (W2)
Bảng 2.2: Chiều rộng, chiều dài, số lượng thanh ứng với vị trí 11
11 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
W 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2
0 0 0 0 0 0
N 5 5 20 20 35 35 50 50 5 5 20 20 35 35 50 50
3.2.2. Dung dịch chứa ống carbon đơn lớp (SWCNTs)
Chuẩn bị dung dịch:
- Pha SWCNTs vào dung dịch NMP (N-Methyl-2-pyrrolidone) theo tỷ lệ: SWCNTs 2.5 mg : 50 ml NMP
- Siêu âm 4 giờ, li tâm 10000 vòng/phút (10 phút), lọc thu được dung dịch. (thực hiện 3 lần).
- Dung dịch sau khi lọc được pha loãng bằng NMP với các nồng độ khác nhau.
3.2.3. Chuẩn bị đế silicon ( Si wafer)
Trong đề tài này, Si wafer với các thông số dưới đây được sử dụng: - Đế Silic loại P++, đánh bóng một mặt (Single side polishing) - Chiều dày: 525µm
- Điện trở xuất: 0.011-0.025 ohm.cm - Đường kính: 100mm
- Nhà sản xuất: Silicon valley – USA
3.3. Các bước chế tạo
Bước 1: Tạo lớp SiO2 trên bề mặt phiến Si
Lớp SiO2 có thể được tạo trên bề mặt Si bằng nhiều cách. Ở đây sử dụng phương pháp Oxy hoá nhiệt trong môi trường khô (dry oxidation).
Oxy hoá nhiệt là quá trình oxy hoá xảy ra giữa nguyên tử oxy có trong môi trường và nguyên tử Si có trên phiến đế Si ở nhiệt độ cao, tạo nên lớp SiO2. Dải nhiệt độ oxy hoá thường nằm trong vùng từ 900oC-1500oC.
Thực hiện:
- Làm sạch wafer:
Dicloroethane (10 phút)
Siêu âm trong Acetone (10 phút)
Isopropanol (10 phút) Nước DI (30 phút) Làm khô bằng khí nitrogen Dung dịch piranha (30 phút) Nước DI (3 phút) BHF (6:1) (30 giây) Nước DI (1 phút) Làm khô bằng khí nitrogen Sau đó cho nhanh vào lò oxidation. - Oxy hoá khô (dry oxidation)
Nhiệt độ quá trình: 1050oC, trong 100 phút, ủ trong N2 30 phút Kiểm tra độ dày và chiết suất của lớp SiO2 bằng thiết bị Ellipsometer.
Mục đích: Tạo lớp SiO2 có độ dày cỡ 100nm đến 150nm, dùng làm lớp cách điện giữa đế mang silicon và SWCNTs.
Hình 3.3: Đế Si được oxy hoá nhiệt tạo lớp SiO2
Bước 2: Tẩy lớp SiO2 ở mặt sau đế Si
Thực hiện:
- Baking 120oC (2 phút) - Primer 4000 vòng/phút (20s)
- Phủ lớp photoresist 907/17 lên bề mặt đế bằng phương pháp phủ quay (spin coating), dung dịch photoresist được nhỏ giọt lên đế và cho đế quay, dưới tác dụng của lực ly tâm, dung dịch sẽ lan đều trên bề mặt đế. Để thực hiện việc phủ photoresist ta dùng máy quay cơ hình 2.1e với thông số điều chỉnh: primer 4000 vòng/phút trong vòng 40s. - Hot plate 120oC (10 phút) - BHF (6:1) (2-3 phút) - Acetone - Nước DI - Piranha (30 phút) - Làm khô bằng N2 - O2 plasma
Mục đích: tẩy lớp SiO2 ở mặt sau đế Si
Hình 3.4: Đế Si sau khi tẩy lớp SiO2 ở mặt sau
Bước 3: Phun phủ SWCNT
Thực hiện:
Phương pháp thực hiện: phủ phun (spray coating). Thiết bị bao gồm một súng phun được gắn với vòi phun áp suất thấp, dung dịch SWCNT được đổ vào bình chứa sau đó phun trực tiếp lên wafer.
- Mẫu được đặt trên bếp được nung nóng ở nhiệt độ 250oC - Súng phun có đường kính 0.8mm
- Khí N2
- Áp suất 2MPa - Khoảng cách 30cm
Khảo sát theo nồng độ dung dịch SWCNT. - Mẫu 1: 4ml dung dịch SWCNT
- Mẫu 2: 3ml dung dịch SWCNT + 1 ml dung dịch NMP - Mẫu 3: 2ml dung dịch SWCNT + 2 ml dung dịch NMP
Mục đích: phủ lớp SWCNT lên phía trên lớp SiO2. Ống nano carbon đơn vách sẽ đóng vai trò là kênh dẫn trong cấu trúc CNTFET.
Hình 3.5: Đế Si sau khi phủ lớp SWCNT
Bước 4: Tạo điện cực máng (D) và điện cực nguồn (S)
Thực hiện:
- Phủ lớp photoresist
Baking 120oC (5 phút)
Primer 4000 v/p (20s)
Photoresist OiR 907/17, primer 4000v/p (20s)
Hot plate 90oC (1 phút)
Hình 3.6: Đế Si sau khi phủ lớp photoresist
- Quang khắc:
Công suất nguồn: 350W; Bước sóng 365nm; 25mW/cm2 Chế độ hard contact
Thời gian chiếu sáng (exposure time): 5s Baking 120 oC (1 phút)
Hình 3.7: Quang khắc
- Hiện ảnh
Dung dịch hiện ảnh: TMAH 2,5% (50 -55s)
Rửa bằng nước DI
Prime 4000v/p trong 20s (quay khô, không phủ primer)
Hot plate 120oC (30 phút)
Hình 3.8:Đế Si sau khi ngâm dung dịch hiện ảnh
- Phủ kim loại làm điện cực. Sử dụng phương pháp bốc bay chùm điện tử (Electron-beam) tạo 2 lớp kim loại làm điện cực máng và điện cực nguồn. Lớp Ti có vai trò giúp lớp Pt bám dính trên bề mặt lớp SWCNT. Chiều dày:
Ti: 1,17.10-5 mbar (20nm)
Hình 3.9:Đế Si sau khi phủ lớp kim loại làm điện cực
- Lift-off trong Aceton
Ngâm trong Acetone 30 phút
Rửa lại bằng nước DI
Hình 3.10: Đế Si sau khi lift-off
Mục đích: tạo điện cực máng (D-Drain) và điện cực nguồn (S-Source) Bước 5: Tạo điện cực cổng (G-Gate)
Thực hiện: tạo điện cực cổng (G-Gate) bằng phương pháp phún xạ (sputtering)
- Kim loại sử dụng: nhôm (Al) - Ar: 15 sccm
- Áp suất: 8.2.10-3 mbar - Công suất: 100W (60 phút)
Mục đích: tạo điện cực cổng (G-Gate) có chiều dày 500nm. Bước 6: Ủ nhiệt (ohmic contact)
Thực hiện:
- Nung mẫu trong N2
- Nhiệt độ 400 – 450oC - Thời gian 20 phút.
Khảo sát theo nhiệt độ nung và thời gian để lớp ohmic có điện trở nhỏ nhất.
Chương 4