begin if(~s ) d = a; else if( s ) d = b; else d = 'bx; end // always @ (a or b or s) . .....
mãn các thông số vật lý và phải hoạt động ở một tốc độ nhất định, đây chính là tốc
độ yêu cầu của thiết kế.
Hình 28: Quá trình so sánh chức năng của hệ thống tại các giai đoạn
STA(Static Timing Analysis): là giai đoạn phân tích về mặt thời gian của thiết kế sau khi Synthesis, phần mềm sử dụng là PrimeTime cho phép phân tích độ
trì hoãn qua các đường truyền tín hiệu trong thiết kế. Kết quả phân tích sẽ là các báo
cáo, người thiết kế dựa vào các bảng báo cáo này để xem tốc độ hoạt động của thiết kếcó đạt yêu cầu hay không. Trong thực tế quá trình STA được lặp đi lặp lại nhiều lần với Synthesis cho đến khi các yêu cầu về thời gian của thiết kếđược đáp ứng.
STA gồm hai giai đoạn: pre-layout STA và post-layout STA. Giai đoạn pre-
layout STA đảm bảo thiết kế thỏa mãn các yêu cầu về thời gian sau quá trình
Synthesis. Giai đoạn post-layout STA đảm bảo thiết kế vẫn thỏa về thời gian sau khi Back End thiết đặt các giá trị thực về R, C của các Cell và các dây nối.
7.2. Thiết kế vật lý (Back-end):
Hình 29: Qui trình thiết kế vật lý (back-end)
Netlist thu được trong quá trình thiết kế luận lý được dùng để tạo layout cho chip. Ở giai đoạn này các linh kiện (transistor, điện trở, tụ điện, cuộn cảm) và các liên kết giữa chúng sẽđược tạo hình (hình dạng thực tế của các linh kiện và dây dẫn trên wafer trong quá trình sản xuất).
Việc thiết kế tuân theo các qui luật (design rules) mà nhà sản xuất đưa ra.
Các qui luật này phụ thuộc vào khả năng thi công và công nghệ của của nhà máy sản xuất.
Giai đoạn thiết kế vật lý bao gồm 3 phần chính: Floorplanning; Place & Routing và Verification.
Floorplanning: công cụ nhận các file thư viện vật lý, thư viện logic (dùng trong lúc tạo netlist) và file netlist làm cơ sở để tạo layout. Floorplanning là quá trình sắp xếp các khối trong vùng die hay bên trong các khối khác và giữa chúng phải có định nghĩa các vùng dùng đểđi dây. Quá trình Floorplanning có ảnh hưởng rất lớn đến hiệu suất và định thời của mạch, nhất là đối với những thiết kế phức tạp. Chất lượng Floorplanning ảnh hưởng đáng kểđến chất lượng thiết kế của chúng ta.
Place and Route: Place and Route là quá trình đặt các Cell và kết nối dây dựa trên kết nối về mặt Logic giữa các Cell trong Gate-level Netlist. Sau khi hoàn tất việc đặt các Cell và kết nối dây sẽ tiến hành giai đoạn post-layout STA và post-
layout simulation để đảm bảo Netlist với các giá trị thực về R, C của các Cell và dây nối vẫn thỏa chức năng và thời gian. Nếu không có lỗi, xuất dữ liệu ra dưới
dạng file gds2. Nếu có lỗi, kiểm tra lại việc đặt các Cell và kết nối dây.
Tape-out: Kiểm tra lại tất cả các báo cáo sau quá trình Place and Route