Dẫn nhậpDẫn nhập
4.1.2. Đ/L khai triển Shannon Đ/L khai triển Shannon
4.1.2. Đ/L khai triển Shannon
Ý tưởng của định lý này bắt nguồn từ hàm logic
Ý tưởng của định lý này bắt nguồn từ hàm logic
của bộ ghép kênh 2 đầu vào:
của bộ ghép kênh 2 đầu vào:
F= S.A + S’.BF= S.A + S’.B F= S.A + S’.B 0 1 S B A F
4.1.2. Đ/L khai triển Shannon4.1.2. Đ/L khai triển Shannon 4.1.2. Đ/L khai triển Shannon
Phát biểu:
Phát biểu:
Mọi hàm logic F có thể được triển khai theo biến A Mọi hàm logic F có thể được triển khai theo biến A như sau: như sau: F = A.F(A=1) + A’.F(A=0) F = A.F(A=1) + A’.F(A=0) Trong đó: Trong đó:
F(A=1) là biểu diễn của F với A=1
F(A=1) là biểu diễn của F với A=1
F(A=0) là biểu diễn của F với A=0
Thái nguyên 08/2008 Thiết kế vi mạch VLSI - ASIC - FPGAThiết kế vi mạch VLSI - ASIC - FPGA Slide 66Slide 66
4.1.2. Đ/L khai triển Shannon4.1.2. Đ/L khai triển Shannon 4.1.2. Đ/L khai triển Shannon
Vi dụ:
Vi dụ:
F = A’.B + A.B.C’ + A’.B’.C
F = A’.B + A.B.C’ + A’.B’.C
= A.(B.C’) + A’.(B + B’.C)= A.(B.C’) + A’.(B + B’.C)
Vậy mục đích là mọi hàm F cần phải chuyển về
Vậy mục đích là mọi hàm F cần phải chuyển về
dạng
dạng F = A.F(A=1) + A’.F(A=0). F = A.F(A=1) + A’.F(A=0). Nhằm sử dụng Nhằm sử dụng
phần tử MUX
4.1.2. Đ/L khai triển Shannon4.1.2. Đ/L khai triển Shannon 4.1.2. Đ/L khai triển Shannon
Vi dụ thiết kế mạch sử dụng ACT 1 cho hàm
Vi dụ thiết kế mạch sử dụng ACT 1 cho hàm
sau:
sau:
F = A.B + (B’.C) + D
Thái nguyên 08/2008 Thiết kế vi mạch VLSI - ASIC - FPGAThiết kế vi mạch VLSI - ASIC - FPGA Slide 68Slide 68