Nghiên cứu, phát triển các kĩ thuật xử lý tín hiệu để nâng cao hiệu năng cho hệ thống vô tuyến đa sóng mang OFDM
MỤC LỤC
TRIỂN PHƯƠNG PHÁP GIẢM PAPR CHO TÍN HIỆU OFDM
Phương pháp lọc tạp âm cắt ràngbuộc 1. Đặtvấnđề
Luận án này đề xuất một phương pháp CAF mới, được gọi là lọc tạp âm cắt có ràng buộc (CCNF), nhằm nâng cao hiệu quả giảm đỉnh cho các tín hiệu OFDM trong khi vẫn đảm bảo các tiêu chí hệ thống như MER, EVM với độ phức tạp tính toán thấp hơn. Nó có thể đạt được hiệu quả này nhờ khả năng thiết lập các ngưỡng cắt theo các thành phần đồng pha và vuông pha riêng biệt thay vì giới hạn cực của các mẫu tần số có giá trị phức. Các kết quả thử nghiệm dựa trên mô phỏng bằng phần mềm Matlab cũng sẽ được trình bày để thấy được hiệu quả của phương pháp đề xuất so với một số phương pháp CAF thông thườngkhác.
Để đảm bảo các tiêu chí của hệ thống, luận án này đề xuất ràng buộc tín hiệu sửa đỉnh trong vùng hình vuông của giản đồ chòm tín hiệu, nhưHình 2.1. 1có thể khiến mức giảm PAPR không tối ưu, nhưng so với một số phương pháp CAF gần đây thì hiệu quả giảm PAPR của phương pháp đề xuất vẫn được cải thiện trong khi độ phức tạp tính toán thấp hơn.
Đặt s+
Tuy nhiên, theo kinh nghiệm, mức PAPR mục tiêu trong [5,0; 8,0] dB với các bước điều chỉnh 0,1 dB được lựa chọn để có được giá trị tối ưu.Hình 2.2cho thấy các mức PAPR đạt được của phương pháp CAF được đề xuất ở mức xác suất CCDF 10-4cho các mức PAPR mong muốn khác nhau. Trong mô phỏng, tham số cho hệ thống DVB-T2 ở chế độ sóng mang 8K với chòm sao 16-QAM được chuẩn hóa được sử dụng như trongBảng 2.2.Tương tự như tiểu mục2.1.4, các tín hiệu OFDM bị gây méo bởi một lớp bộ khuếch đại công suất cao phi tuyến sử dụng mô hình đa thức bộ nhớ [59] và tạp âmAWGN. Có thể thấy từHình 2.13, đường cong BER của tín hiệu giảm PAPR bằng phương pháp ACE không lặp cận tối ưu có sự cải thiện nhỏ sovớicácphươngphápACEđượcsosánhvàcảithiệnđángkểsovớitrườnghợp khôngápdụngphươngphápgiảmđỉnh.Cụthể,tạimứcBER=10-5,tỉsốE N.
Từ các phân tích ở trên chúng ta thấy, không có thuật toán nào trong số bốn thuật toán giảm PAPR đã được đề xuất (bao gồm CCNF - Thuật toán 1, ACE lặp lại - Thuật toán 2, ACE không lặp tối ưu - Thuật toán 3 và ACE không lặp cận tối ưu - Thuật toán 4) trong luận án này làm giảm hiệu quả băng thông hoặc làm tăng bức xạ OOB. Có thể nói, các phương pháp được đề xuất cũng như phương pháp giảm đỉnh hiện tại đã đưa ra một loạt các yêu cầu trái ngược nhau, chẳng hạn như hiệu suất giảm đỉnh, độ phức tạp tính toán, sự đơn giản trong triển khai phần cứng thực tế, mức tăng công suất trungbình,.
Đặt s+c
Kiến trúc mức cao của thuật toán lai ACE-CCNF được mô tả trongHình 2.14, bao gồm một bộ đệm, hai bộ cộng, một bộ ghép kênh và bảy khối chức năng, gồm hai khối IDFT, một khối tạo tạp âm cắt, một khối DFT, hai khối tạo các bộ chỉ số l. Trong phương pháp ACE-SGT được mô tả trong [43], phương pháp nhóm sóng mang con kết hợp với thuật toán tối ưu lồi được áp dụng để tăng cường khả năng giảm PAPR của tín hiệu truyền đi và giảm độ phức tạp tính toán. Do thuật toán CORDIC chỉ sử dụng hai bộ dịch và ba bộ cộng trong mỗi vòng lặp để tính toán các hàm toán học khác nhau, gồm phép chia, các hàm lượng giác, hyperbol và logarit [21], nên nó có độ phức tạp tính toán thấp và tiêu tốn tương đối ít tài nguyên FPGA.
Ngoài ra, hệ số tỷ lệ=1 cũng được lựa chọn.Việc thiết lập giá trị này chomang lại hai lợi ích, đó là ngăn chặn sự gia tăng tạp âm cộng tính trên các điểm chòm sao và giảm độ phức tạp tính toán vì phép nhân vớiđược loại bỏ. Do đó, việc đề xuất các phương pháp nhằm triển khai biến đổi FFT/IFFT hiệu quả, qua đó làm giảm độ phức tạp tính toán để đơn giản hóa việc triển khai phần cứng; giảm độ trễ xử lý, góp phần đáp ứngyêucầu của các dịch vụ thời gian thực; giảm đáng kểmứctiêu thụ phần cứng và côngsuấtlà rất cần thiết.
![Bảng 2.5.Biên độtuyệt đốitốiđacủaphần thực/ảo trongánhxạ vàchuẩn hóaGray[5], [6]](https://media.store123doc.com/figures/004/168/bang-bien-dotuyet-doitoidacuaphan-thuc-tronganhxa-vachuan-hoagray-4168467.webp)
PHƯƠNG PHÁP QUAY PHA SONG SONG CHO FFT/IFFT KÍCH THƯỚC LỚN TRONG HỆ THỐNG OFDM
Giới thiệu chung về phương pháp quay pha đề xuất và kiến trúc củanó Như chúng ta đã biết, nhược điểm chính của thuật toán CORDIC để thực hiện
Trong luận án này, phương pháp quay pha song song, không lặp cho FFT/IFFT kích thước lớn và kiến trúc phần cứng của nó được đề xuất. Để đạt được góc quay mục tiêu, phương pháp đề xuất được thực hiện thông qua ba bước, bao gồm quay trước, quay thô và quay chính xác. Việc xử lý góc quay được thực hiện hoặc trực tiếp thông qua biểu diễn nhị phân của phép quay mục tiêu hoặc bằng một véc-tơ tín hiệu trung gian mang thông tin về góc.
Điều này giúp loại bỏ toàn bộ các phép toán số học (phép cộng và nhân) và các phần cứng liên quan đến đường dữ liệu (datapath) xấp xỉ góc, cũng như tránh được việc sử dụng các bảng tra (lookup table - LUT) góc cơ bản. Không những vậy, các phép quay có thể được thực hiện song song, giúp làm giảm đáng kể mức tiêu thụ năng lượng và các tài nguyên phần cứng, cũng như làm tăng tốc độ hội tụ của thuậttoán.
Chitiết các bước của phương pháp đềxuất 1. Lượng tử hóagóc
Tuy nhiên, do việc làm tròn từ bản chất của việc biểu diễn số dấu phẩy tĩnh, số bít phần thập phân thường được chọn sao cho độ phân giải nhỏ hơn một nửa giá trị góc quay tối thiểu, nghĩa là2m2 2N. Hơn nữa, quá trìnhtính toángóc quay trong các bước có thể gây ra lỗi bít có trọngsốnhỏnhất.Dođó,trênthựctế,cáchệthốngthôngtinvôtuyếnthườngkhuyếnnghịsố bít phần thập phân sử dụng nhiều hơn một bít so với mức tối thiểu.Bảng3.2liệtkê các giá trịmtương ứng cho các hệ thống thông tin vô tuyến điểnhình. Có thể thấy từ các Biểu thức (1.5) và (1.7), các góc cơ bảnarctan2kđượcchọn trong các phép quay cực nhỏ trong thuật toán CORDIC thông thường làm cho nó có độ phức tạp tính toán thấp.
Tuy nhiên, các phép quay cực nhỏ không thể thực hiện song song vì hướng quay của chúng phải được xác định thông qua một loạt các phép lặp mà phụ thuộc vào dấu của góc còn lại được tính từ lần lặp trước đó. Với việc sử dụng thuật toán quay pha không lặp và biểu diễn góc quay ở dạng nhị phân không dấu với độ chính xác 14 bit, thuật toán này đạt được một số kết quả tích cực, bao gồm giảm độ phức tạp tính toán, độ trễ thấp hơn và độ chính xác được cải thiện.
Kiến trúc phần cứng đềxuất
Thiết kế FPGA và kiến trúc phần cứng đề xuất cho phép quay song song Kiến trúc phần cứng được đề xuất cho thiết kế FPGA được thể hiện trongHình 3.2. Kiến trúc này bao gồm các khối đã được mô tả trong các tiểu mục trước, trong đó các hệ số trong khối quay trước và khối quay thô được thiết kế riêng biệt. Đầu vào của khối quay trước gồm véc-tơ đầu vào của bộ quay (xin, yin) vàa bít q.Để tính toán, bít qa4 được đưa đến đầu vào lựa chọn (sel) của bộ ghép.
Trong khi đú, lừi IP Xilinxsliceđược sử dụng để cắt một chuỗi bớt từ đầu vào và tạo tín hiệu mới ở đầu ra.Hình 3.5bên phải minh họa việc triển khai ba lừi IPslicecho thiết kế trong Hỡnh 3.4 để chia tớn hiệu thành ba tớn hiệu riờng biệt. Khi đầu vào lựa chọn của các bộ ghép này được thiết lập giá trị 1, đầu ra của chúng là d1(tín hiệu đã dịch của. , yiP),ngược lại,đầuracủachúnglà d0(hàngsốzero).Vídụ, x7p là tín hiệu dịch phải5bítcủa.
Cáckết quả thửnghiệm
Do đó,kỹthuật gấp miền chỉ yêu cầu tổngcộng32bộsosánhvà7bộcộng.Trongkhi,mộtdảigócđầuvàohẹpkhác trong [24] yêu cầu 48 bộ so sánh, 2 LUT và 6 bộ cộng để thực hiện phép nhân3, 2bộcộng/bộtrừchođườngdữliệuxyvà2bộcộng/bộtrừchođườngdữliệuz. Thuật toán quay CORDIC thích nghi không chia tỉ lệ sửa đổi giúp giảm số lần lặplạisovớiCORDICthôngthường[22].Tuynhiên,độphứctạpcủanótănglên do sử dụng bảy bộ cộng để thu hẹp dải góc quay về0,8và 52 bộ cộng đểq u a y góctrong dả i gi ới hạn nà y. Để thấy rừ hơn nữa về hiệu suất của thuật toỏn được đề xuất, thiết kế phần cứng của nó được xây dựng trên chip FPGA và kết quả triển khai FPGA được so sánh với các thuật toán CORDIC gần đây, như thuật toán Xilinx CORDIC IP [22], không chia tỉ lệ cơ số hỗn hợp [23] và không lặp lại cơ số-8 [24].
Các kết quả thu được trong Bảng 3.8 chứng minh rằng bộ quay được đề xuất tiêu thụ các tài nguyên như bảng tra cứu (LUT), flip-flops (FF) và DSP thấp hơn lừi IP Xilinx CORDIC [22] nhưng nhiều hơn cỏc thuật toỏn cũn lại. Độ phức tạp của thuật toán được đề xuất (tổng số bộ cộng) tương tự như Xilinx CORDIC IP (xemBảng 3.7).Tuynhiên, với mục đích giảm thiểu lỗi tích lũy trong mỗi lần lặp, độ dài từ bên trong của Xilinx CORDIC IP dài hơn.
