Xây dựng hệ thống điều khiển và nhận dạng giọng nói bằng bộ xử lý tín hiệu số DSP56002

CAÁU TRUÙC CUÛA DSP56002

Các ngoại vi của DSP56002 bao gồm: một giao tiếp chủ song song bằng phương pháp DMA, một port giao tiếp nối tiếp đồng bộ (SSI), một port giao tiếp nối tiếp bất đồng bộ (SCI), và một port xuất /nhập lập trình được. Bộ định thời có thể sử dụng nguồn xung clock nội hay ngoại, và có thể ngắt bộ xử lí sau một số sự kiện (xung clock) được tác động bởi người lập trình, hay nó có thể phát tín hiệu đến thiết bị ngoại vi sau khi đếm xong số sự kieọn beõn trong.

ĐƠN VỊ THỰC THI ALU DỮ LIỆU

Đơn vị MAC và logic sử dụng dữ liệu phân số bù 2 trong thuật giải của DSP56002, trong đó phân số là một số bất kì mà độ lớn của nó phải lớn hơn hay bằng 0 và nhỏ hơn 1. Nếu nội dung thanh ghi tích lũy nguồn có thể được hiển thị trong kích thước của toán hạng đích mà không tràn thì bộ giới hạn bị cấm và toán hạng không thay đổi.

Chế độ định địa chỉ thanh ghi gián tiếp giảm sau Nn offset

Trong chế độ định địa chỉ thanh ghi gián tiếp, thanh ghi địa chỉ Rn chỉ đến toán hạng trong bộ nhớ. Sau khi địa chỉ toán hạng được sử dụng, Rn được cập nhật bởi sự trừ đi offset chứa trong thanh ghi offset Nn lưu vào nội dung của Rn.

Chế độ định địa chỉ thanh ghi gián tiếp chỉ số bởi offset Nn

Chế độ định địa chỉ thanh ghi gián tiếp giảm trước một

Trong chế độ định địa chỉ thanh ghi gián tiếp, thanh ghi địa chỉ Rn chỉ đến toán hạng trong bộ nhớ, nhưng Rn được giảm một trước khi toán hạng được xử lí.

Giới thiệu

Nó thực hiện như 15 chân xuất nhập đa dụng (GPIO), mỗi chõn đều cú thể được cấu hỡnh như ngừ ra hay nhập được sử dụng để điều khiển thiết bị. Hoặc nó có thể thực hiện như một giao tiếp chủ (HI) hai hướng 8-bit, ở đó nó cung cấp một kết nối tiện lợi đến các bộ xử lý khác.

CẤU HÌNH XUẤT / NHẬP THÔNG THƯỜNG

HI là một cổng song song, bộ đệm kép, độ rộng byte có thể nối trực tiếp đến bus dữ liệu của một bộ xử lý chủ. Bộ xử lý chủ có thể là bất kể loại nào trong số các vi tính chuẩn công nghiệp hoặc vi xử lý, DSP khác hoặc phần cứng DMA vì giao tiếp này trông có vẻ như bộ nhớ tĩnh. HI là bất đồng bộ và bao gồm hai dải thanh ghi - một dải có khả năng truy xuất đến bộ xử lý chủ và dải thứ hai có khả năng truy xuất đến DSP CPU.

Các lệnh tác động địa chỉ bit (BCHG, BCLR, BSET, BTST, JCLR, JSET, JSSET) đơn giản hóa các trình phục vụ xuất nhập.

BỘ DAO ĐỘNG XUNG VềNG GIỮ PHA (PLL)

PLL thực hiện nhân tần số để cho phép bộ xử lý sử dụng hầu như tất cả các hệ thống xung clock ngoài, cũng như cung cấp một xung đồng bộ để đồng bộ hóa xung nội. Bộ lọc vòng bơm nạp thu các tín hiệu từ PD và hoặc tăng hoặc giảm pha cơ bản trên các tín hiệu PD: một tụ ngoài được nối đến chân PCAP và xác định hoạt động PLL. VCO có thể dao động tại các tần số từ tốc độ thấp nhất được chỉ định trong dữ liệu kỹ thuật của thiết bị (điển hình là 10 Mhz) lên đến tần số và xung nhòp cho pheùp cao nhaát cuûa thieát bò.

Khi chip được yêu cầu thoát khỏi chế độ công suất thấp, nó có thể thực hiện ngay lập tức mà không cần thời gian cho việc lấy lại xung nhịp hoặc trạng thái khóa PLL.

MÔ PHỎNG TRÊN CHIP (ONCE)

Một chỉ báo 8 bit đầu tiên được dịch vào (do đó một lệnh mới có thể được sử dụng) và chỉ báo thứ hai báo 24 bit được dịch vào (dữ liệu kết hợp với lệnh đó có thể được sử dụng) hoặc 24 bit được dịch ra (dữ liệu được yêu cầu bởi một lệnh đọc được dịch ra). Thanh ghi điều khiển và trạng thái là thanh ghi 16 bit được sử dụng để lựa chọn các sự kiện mà sẽ đặt chip vào chế độ gỡ rối và chỉ ra nguyên nhân đối với việc đi vào chế độ gỡ rối. Để khởi động hoạt động chế độ vết, bộ đếm được nạp một giá trị, bộ đếm chương trình được đặt thành vị trí bắt đầu của các lệnh được thực thi thời gian thực, bit TME được đặt trong OSCR và bộ xử lý thoát khỏi chế độ gỡ rối bằng việc thực thi lệnh thích hợp được lấy từ bộ điều khiển lệnh ngoài.

Tiếp tục việc giảm một bộ đếm vết đến 0, bộ xử lý sẽ vào lại chế độ gỡ rối, bit xảy ra vết TO trong OSCR sẽ được đặt và chân DSO sẽ được bật để chỉ rằng bộ xử lý vừa vào chế độ gỡ rối và đang yêu cầu phục vụ (ISTRACE được coâng boá).

BỘ ĐỊNH THỜI VÀ ĐẾM SỰ KIỆN CỦA DSP56002

Trong suốt chu kỳ xung nhịp sau điểm mà ở đó bộ đếm đạt giá trị 0, bit TS trong TCSR được đặt và nếu TIE được đặt, một ngắt được cấp. Khi cạnh đầu tiên của cực tính dương xuất hiện trên TIO bộ đếm dừng bit TS trong TCSR được đặt và nếu TIE được đặt một ngắt cấp phát. Tại một chuyển tiếp sau điểm mà ở đó bộ đếm đạt giá trị 0, bit TS trong TCSR được đặt và nếu TIE được đặt một ngắt được cấp phát.

Tại một chuyển tiếp xảy ra sau khi bộ đếm đạt giá trị 0, bit TS trong TCSR được đặt và nếu TIE được đặt, bộ Timer cung cấp một ngắt.