原理 hoạt động của Flip-flop RS

CÁC BƯỚC THỰC HIỆN

- Mạch điện: lối vào địa chỉ nối với công tắc, lối vào dữ liệu nối với clock 1Hz, lối ra nối với LED. - Mạch điện: lối vào địa chỉ nối với công tắc, lối vào dữ liệu nối với các nguồn clock, lối ra nối với LED. - Mạch điện: các lối vào địa chỉ được nối với các công tắc, lối vào dữ liệu nối với clock, các lối ra nối với LED.

- Mạch điện: lối vào địa chỉ nối với các công tắc, lối vào dữ liệu nối với clock, lối ra nối với LED.

CÁC FLIP – FLOP (TRIGƠ) BÀI 4A

Hiện tượng nảy công tắc không ảnh hưởng tới đầu ra của cổng, hoặc đầu ra không thay đổi trạng thái khi công tắc chuyển giữa hai vị trí của nó. Transition: là phần sườn dương hay âm của tín hiệu xung clock nằm giữa các mức trạng thái ổn định cao hay thấp. Khi hoàn thành bài thực hành này, bạn có thể xác định được nguyên lý hoạt động của cổng nối chéo cấu tạo thành flip-flop RS và tác dụng chống nảy công tắc.

Theo hình 4-11, ảnh hưởng khi kích hoạt cầu nối hai chân vào vị trí SET đến các trạng thái đầu ra của mạch là gì?. Khi không thực hiện chức năng RESET nữa (tháo cầu nối hai chân), mạch có nhớ được trạng thái các đầu ra trước khi tháo cầu nối?. Khi trạng thái của flip-flop được xác định, các đầu vào khác có cùng trạng thái không làm ảnh hưởng đến đầu ra mạch.

Khi một flip-flop D đã được cấp xung nhịp, thì dữ liệu đầu vào thay đổi sẽ không ảnh hưởng đến đầu ra của mạch cho tới khi flip-flop được cấp xung nhịp tiếp theo. Khi bạn quan sát đầu ra flip-flop D, lặp lại quá trình di chuyển cầu nối từ S-đến-R-đến-S trên khối mạch SET/RESET FLIP-FLOP (để tạo một xung clock cho flip-flop D). Các đầu ra của mạch có phản ánh dạng sóng xung của mạch CLOCK không, hay chúng giống với mức trạng thái ổn định ở đầu vào D?.

Dựa vào những gì quan sát, có thể dùng các đầu vào PR và CLR của flip-flop D để thiết lập trạng thái trigơ trước khi các đầu vào dữ liệu và clock được dùng không?. Khi set hoặc reset, trạng thái đầu ra flip-flop không thay đổi trừ khi trạng thái đầu vào dữ liệu, PR, hoặc CLR thay đổi trạng thái. Linh kiện kích khởi bằng sườn âm thay đổi trạng thái đầu ra của nó tại sườn chuyển đổi từ mức cao xuống thấp của tín hiệu clock.

Khi hoàn thành bài này, bạn có thể xác định được nguyên lý hoạt động của flip-flop JK trong bảng mạch DIGITAL LOGIC FUNDAMENTALS, sử dụng flip-flop 74LS76 JK với đầu vào PRESET và CLEAR. Master- slaver flip-flop là mạch cần cả 2 sườn dương và âm của clock trước khi nó được lập hoặc xóa, dựa vào các điều kiện thiết lập ở các chân J và K. Di chuyển cầu nối hai chân trong khối mạch SET/RESET FLIP-FLOP từ vị trí S sang vị trí R, nhưng không nối ngược lại.

Khi có xung như hình 4-23 (a) tác động tới chân clock của flip-flop T LS76 JK, thì đầu ra thay đổi trạng thái tại mỗi sườn âm của xung clock. Đặc điểm của IC là có lối vào và lối ra song song, dịch phải và dịch trái dữ liệu tuần tự, có các lối vào điều khiển chế độ hoạt động, và có lối vào xóa trực tiếp CLEAR.

CLOCK 3

Nếu mạch của bạn tiến hành dịch phải dữ liệu, LED tại các lối ra (từ QD đến QA) sẽ có trạng thái như thế nào sau khi kích xung clock?. Nếu mạch của bạn tiến hành dịch trái dữ liệu, LED tại các lối ra (từ QD đến QA) sẽ có trạng thái như thế nào sau khi kích xung clock?. Hoàn thành bài thực hành này, bạn có thể hiểu được mối quan hệ giữa việc dịch bit của bộ ghi dịch và dạng sóng của nó.

Nếu ở lối vào SR có hai xung lần lượt ở mức cao thì lối ra QA cũng ở mức cao trong hai chu kỳ xung clock tiếp theo. Nếu ở lối vào SR có hai xung lần lượt ở mức thấp thì lối ra QA cũng ở mức thấp trong hai chu kỳ xung clock tiếp theo. Khi lối ra QA là lối vào của tầng kế tiếp của bộ ghi dịch (tầng B), thì tại sườn dương của xung clock nó sẽ đưa tín hiệu ra lối QB.

Ngoại trừ tín hiệu và SL sẽ điều khiển tầng QD của bộ ghi dịch và tầng QD là bit có trọng số nhỏ nhất của luồng dữ liệu vào. Chú ý: Quan sát hình 6-14 để xem mối quan hệ giữa dạng sóng trên lối vào QA với xung Clock (từ khối mạch SYNCHRONOUS COUNTER ). Mối quan hệ giữa sườn dương của xung clock, của lối vào C và lối ra QC có áp dụng cho tất các lối vào tín hiệu khác hay không?.

Dựa trên kết quả quan sát, xét trong một chu kỳ xung clock, khi lối vào C ở mức cố định, có dạng sóng ra nào thay đổi hay không?. Dữ liệu trên cổng lối vào SR/SL được đưa vào tầng LSB của bộ ghi dịch sau khi xuất hiện sườn dương của xung Clock. Quá trình dịch phải được thực hiện sau quá trình dịch trái, nhóm dữ liệu ra nào xuất hiện trên lối ra từ QA đến QD?.

Lối C4 (tín hiệu ra cuối cùng hay lối ra có trọng số lớn nhất (MSB) của bộ đếm) trên hình chính là bit tràn (CARRY). Lối C0 (lối vào được đưa đến tầng đầu tiên hay tầng có trọng số nhỏ nhất LBS của bộ đếm) trên hình 6-16 cộng 1 với lối vào bên cạnh bộ cộng. Trên hình, mỗi bộ cộng có 3 lối vào, một lối ra và tín hiệu CARRY được đưa sang bộ cộng kế tiếp trong khối.

Trong bài tập này, tín hiệu ra từ QD đến QA của khối mạch SYNCHRONOUS COUNTER (bộ đếm đồng bộ) được sử dụng làm đầu vào của khối 4 BIT ADDER (bộ cộng 4 bit). Trên hình, đầu ra C4 của bộ cộng có trọng số nhỏ nhất điều khiển lối C0 của bộ cộng có trọng số cao nhất.