Nghiên cứu phát triển bộ PLL số sử dụng phương pháp điều khiển lớp D cho các ứng dụng biến áp áp điện

Công suất đầu ra

Công thức (2-16) chỉ ra sự phụ thuộc của công suất đầu ra biến áp áp điện vào điện trở tải và tần số hoạt động. Theo [2], tại một tần số hoạt động nhất định công suất đầu ra của biến áp áp điện lớn nhất khi điện trở tải ''0R =Rm.

Mô phỏng đặc tính làm việc

Ứng với mỗi tải đều có một giá trị tần số mà tại đó hệ số biến áp là cực đại - tần số cộng hưởng của biến áp. Công suất đầu ra biến áp thay đổi theo tần số hoạt động và giá trị tải. Hiệu suất làm việc của biến áp khi làm việc với tải của là rất cao, đặc biệt là ở giá trị tải tối ưu.

Sơ đồ điều khiển lớp D

Điều kiện về điện áp ngưỡng của tụ đầu vào Cin: Khi mà điện cảm Lr nạp tụ Cin như ở hình 3-4 thì điện tích của tụ đầu vào Cin được phóng nạp bởi dòng điện cộng hưởng iLr được tính là: dQ C dV= in =rLi dt với dV là biến thiên điện áp trên tụ Cin và dt là thời gian phóng nạp của tụ. Điều kiện về thời gian chết giữa S1 và S2: để có đủ thời gian cho cuộn cảm Lr nạp điện hay tụ Cin phóng điện thì thời gian trễ td phải lớn hơn hay bằng thời gian phóng hay nạp. Dựa vào những phân tích trên, hoạt động của biến áp áp điện cấp nguồn bởi bộ biến đổi lớp D sử dụng cấu hình không có lọc đầu vào được mô phỏng bằng phần mềm Matlab/Simulink.

Sơ đồ điều khiển lớp E

Trong đó, Vout là điện áp đầu ra (điện áp trên tải), Vgs là xung phát vào cực G của van S, Vin và Iin lần lượt là điện áp và dòng điện đầu vào của biến áp áp điện. Theo kết quả phân tích ở chương 2, để đảm bảo yêu cầu thứ nhất thì biến áp áp điện cần được hoạt động tại một trong số những tần số cộng hưởng của nó. Tuy nhiên, trong phạm vi nội dung đồ án này, ta chỉ xem xét tới vấn đề đảm bảo được yêu cầu điều khiển biến áp áp làm việc ở tần số cộng hưởng.

Đặc điểm của hệ thống khi làm việc tại điểm cộng hưởng là khi đó sai lệch về pha giữa tín hiệu áp và dòng của đầu vào biến áp áp điện bằng 0. Thật vậy, ta hay xét 1 hệ thống gồm biến áp áp điện, bộ biến đổi và tải và nguồn cấp khi ta đưa 1 xung kích thích với 1 tần số bất kì trong 1 thời gian ngắn vào để hệ thống hoạt động thì sau khi ngừng kích thích biến áp áp điện sẽ tiếp tục dao động và cho ra điện áp với tần số tại tần số dao động riêng của nó (chính là tần số cộng hưởng). Ta chỉ việc lấy tín hiệu lấy từ dòng đầu ra đưa về điều khiển bộ biến đổi thì hệ thống sẽ làm việc tại tần số cộng hưởng đó.

Ngoài yêu cầu về đảm bảo bám tần số cộng hưởng còn có thể kết hợp đảm bảo nhiều yêu cầu khác trong việc điều khiển biến áp áp điện. Ngoài ra, với mong muốn đưa biến áp áp điện vào ứng dụng trong các hệ thống công nghệ cao như: ôtô, nhà thông minh…thì việc tạo khả năng tích hợp cao cho các ứng dụng của biến áp áp điện là rất quan trọng. Hiện nay, với sự phát triển của công nghệ vi xử lí, lí thuyết điều khiển thì việc sử dụng 1 chíp duy nhất để điều khiển biến áp áp điện và tạo khả năng tích hợp cao cho ứng dụng của biến áp áp điện là hoàn toàn khả thi.

Trong phạm vi nội dung của đồ án, ta sẽ thiết kế ứng dụng thuật toán PLL để điều khiển biến áp áp điện sử dụng chip DSP TMS320F2812 Và phần này sẽ trình bày về cơ sở lí thuyết để thiết kế 1 bộ Software like Digital Phase locked loop (SDPLL).

Cấu trúc của DPLL

Thực chất thuật toán phần mềm SDPLL chính là mô tả lại bằng phần mềm chức năng tính toán của các khối trong bộ DPLL. Vì vậy, trước khi đi đến thực hiện thuật toán ta hãy tìm hiểu về các khối chức năng trong bộ DPLL. Tại các sườn dương của tín hiệu vào, trạng thái ra của PFD sẽ thay đổi.

- Sườn dương của U1 sẽ làm đầu ra của PFD chuyển lên trạng thái cao hơn hoặc không thay đổi trạng thái nếu nó đang ở trạng thái +1. - Sườn dương của U2 sẽ làm đầu ra của PFD chuyển xuống trạng thái thấp hơn hoặc không thay đổi trạng thái nếu nó đang ở trạng thái -1. Khi hai tín hiệu giống hệt về pha, tại cùng 1 thời điểm cả hai đầu vào sẽ có sườn dương, tín hiệu ra của PFD sẽ giữ nguyên mãi mãi (giả sử rằng ban đầu, đầu ra của PFD là 0) nên Ud=0.

Theo sơ đồ chuyển trạng thái của PFD ta sẽ thấy Ud chỉ chuyển trạng thái giữa 0 và +1 nên Ud >0. Theo sơ đồ chuyển trạng thái của PFD ta sẽ thấy Ud chỉ chuyển trạng thái giữa 0 và -1 nên Ud <0. Như vậy, trạng thái của đầu ra PFD phụ thuộc không chỉ vào sai lệch pha khi đồng bộ tần số mà còn phụ thuộc tuyến tính vào sai lệch tần số.

Chính khả năng phát hiện sai lệch cả pha và tần số của hai tín hiệu nên nó mới có tên là PFD.

Thiết kế DPLL

Đối với đối tượng điều khiển của ta là biến áp áp điện, có 3 tần số cộng hưởng. Trong dải hoạt động của PT thì nhiễu tần số cao là rất ít (chủ yếu là nhiễu tại điểm pha =0 sẽ được hạn chế bằng phần cứng), do vậy PD kiểu PFD sẽ được chọn trong bước này. Vì PD được chọn là PFD nên passive lag filter sẽ được chọn để đảm bảo “pull in range” là không giới hạn.

 B7: Tính toán đặc tính động của DPLL (Bước này chỉ xem xét đến khi thiết kế phần cứng).

Xây dựng thuật toán của SDPLL

Ta sử dụng bộ lọc thông thấp thụ động để lọc tín hiệu đầu ra của khối PFD.