Nghiên cứu, mô phỏng và chế tạo vật liệu bán dẫn hữu cơ β znpc và β cupc ứng dụng trong linh kiện điện tử

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LỤC NHƯ QUỲNH NGHIÊN CỨU, MÔ PHỎNG VÀ CHẾ TẠO VẬT LIỆU BÁN DẪN HỮU CƠ β- ZnPc VÀ β- CuPc ỨNG DỤNG TRONG LINH KIỆN ĐIỆN TỬ LUẬN ÁN TIẾN SĨ KHOA HỌC VẬT LIỆU HÀ NỘI – 2021 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LỤC NHƯ QUỲNH NGHIÊN CỨU, MÔ PHỎNG VÀ CHẾ TẠO VẬT LIỆU BÁN DẪN HỮU CƠ β- ZnPc VÀ β- CuPc ỨNG DỤNG TRONG LINH KIỆN ĐIỆN TỬ Ngành: Khoa học vật liệu Mã số: 9440122 LUẬN ÁN TIẾN SĨ KHOA HỌC VẬT LIỆU NGƯỜI HƯỚNG DẪN KHOA HỌC: PGS.TS MAI ANH TUẤN TS ĐẶNG VŨ SƠN HÀ NỘI – 2021 LỜI CAM ĐOAN Tơi xin cam đoan kết trình bày luận án cơng trình nghiên cứu hướng dẫn tập thể hướng dẫn PGS.TS Mai Anh Tuấn TS Đặng Vũ Sơn Các số liệu, kết trình bày luận án hồn tồn trung thực chưa cơng bố cơng trình trước Hà Nội, ngày thán g năm 2021 THAY MẶT TẬP THỂ HƯỚNG DẪN NGHIÊN CỨU SINH PGS.TS Mai Anh Tuấn Lục Như Quỳnh LỜI CẢM ƠN Lời đầu tiên, xin bày tỏ lòng biết ơn chân thành sâu sắc tới tập thể hướng dẫn khoa học PGS.TS Mai Anh Tuấn TS Đặng Vũ Sơn bảo, hướng dẫn tận tình tạo điều kiện giúp đỡ suốt thời gian nghiên cứu luận án tâm huyết quan tâm người thầy đến nghiên cứu sinh Xin chân thành cảm ơn Ban yếu phủ, Học viện kỹ thuật mật mã, Khoa mật mã nơi công tác quan tâm, tạo điều kiện, hỗ trợ mặt để tơi hồn thành luận án Xin chân thành cảm ơn tới thầy cô Viện Đào tạo Quốc tế Khoa học Vật liệu (ITIMS), Trường Đại học Bách khoa Hà Nội giúp đỡ tơi tồn q trình học tập nghiên cứu trường Nghiên cứu sinh xin gửi lời cảm ơn tới thầy cô, anh, chị em Phịng thí nghiệm MEM/NEM Viện Nacentech,…đã nhiệt tình giúp đỡ để nghiên cứu sinh hồn thành chương trình Tiến sĩ Cuối cùng, nghiên cứu sinh đặc biệt gửi lời cảm ơn tới tất thành viên gia đình, người tin tưởng dành cho điều kiện tốt suốt trình làm nghiên cứu sinh Sự kiên nhẫn lòng tin người thân yêu động lực lớn để tơi vượt qua giai đoạn khó khăn cơng việc TÁC GIẢ Lục Như Quỳnh MỤC LỤC DANH MỤC TỪ VIẾT TẮT .iii DANH MỤC HÌNH VẼ iv DANH MỤC BẢNG BIỂU viii LỜI NÓI ĐẦU CHƯƠNG 1: TỔNG QUAN .4 1.1 Bán dẫn hữu dựa sở phức chất Pc với kim loại chuyển tiếp 1.1.1 Phthalocyanine phức chất kim loại-phthalocyanine 1.1.2 Phương pháp tổng hợp tinh chế .6 1.1.3 Tính chất vật lý 1.1.4 Tính đa hình tinh thể MPc .8 1.2 Tương tác xếp chồng điện tử π tinh thể phân tử hữu 10 1.2.1 Tương tác nội phân tử tương tác liên phân tử 10 1.2.2 Tương tác điện tử π-π 11 1.3 Mơ hình dịng giới hạn vùng điện tích khơng gian cho bán dẫn hữu 15 1.3.1 Cơ chế vận chuyển hạt tải tiếp giáp kim loại – bán dẫn hữu 15 1.3.2 Mơ hình giới hạn vùng điện tích khơng gian cho bán dẫn hữu 17 1.4 Linh kiện cảm biến nhạy quang 23 1.5 Công cụ mô phiếm hàm mật độ DFT 24 1.6 Kết luận chương 26 CHƯƠNG 2: 27 NGHIÊN CỨU, TỔNG HỢP VẬT LIỆU BÁN DẪN HỮU CƠ DỰA TRÊN PHỨC CHẤT KIM LOẠI CHUYỂN TIẾP-PHTHALOCYANINE 27 2.1 Các phương pháp tính toán phiếm hàm mật độ cho toán MPc 29 2.1.1 Phương pháp TD-DFT phần mềm Gaussian cho toán cấu trúc phân tử MPc 29 2.1.2 Phương pháp DFT phần mềm Quantum-Espresso cho toán tinh thể βMPc 31 2.2 Các phương pháp thực nghiệm chế tạo vật liệu bán dẫn hữu MPc .32 2.2.1 Quy trình tổng hợp vật liệu bán dẫn hữu MPc 32 2.2.2 Lắng đọng pha tạo đơn tinh thể β-MPc 33 2.2.3 Phương pháp tính độ rộng vùng cấm quang vật liệu bán dẫn hữu β-MPc 35 2.3 Đánh giá tính chất vật liệu bán dẫn hữu β -MPc 36 2.3.1 Vật liệu ZnPc 37 2.3.2 Vật liệu CuPc 41 2.4 Cấu trúc phân tử vật liệu bán dẫn hữu MPc dựa tính tốn DFT thực nghiệm 44 2.4.1 Cấu trúc phân tử phổ IR ZnPc 44 2.4.2 Cấu trúc phân tử phổ IR CuPc 51 i 2.5 Cấu trúc điện tử tinh thể β-MPc dựa tính tốn DFT 56 2.6 Phổ hấp thụ UV-VIS độ rộng vùng cấm quang vật liệu β-MPc 62 2.7 Kết luận chương 65 CHƯƠNG 3: 66 NGHIÊN CỨU CHẾ TẠO LINH KIỆN BÁN DẪN TRÊN CƠ SỞ CẤU TRÚC KIM LOẠI-BÁN DẪN-KIM LOẠI SỬ DỤNG VẬT LIỆU β-MPc .66 3.1 Chế tạo linh kiện nhạy quang cấu trúc kim loại-bán dẫn hữu cơ-kim loại sử dụng vật liệu β-MPc 66 3.2 Đo lường, đánh giá đặc trưng linh kiện cấu trúc M-S-M sử dụng vật liệu βMPc 68 3.2.1 Giản đồ lượng cấu trúc M-S-M đặc tuyến I-V .69 3.2.2 Đặc trưng dòng tối linh kiện cấu trúc M-S-M sử dụng vật liệu bán dẫn hữu β-MPc 73 3.3 Đáp ứng quang linh kiện cấu trúc M-S-M vùng bước sóng ngắn 76 3.3.1 Dịng quang điện linh kiện cấu trúc Ag-ZnPc-Ag đáp ứng với nguồn sáng có bước sóng ngắn 76 3.3.2 Đặc tuyến linh kiện Ag- ZnPc-Ag với nguồn sáng bước sóng ngắn 81 3.4 Đáp ứng quang linh kiện cấu trúc Ag-ZnPc-Ag vùng khả kiến 87 3.4.1 Đặc trưng dòng quang điện linh kiện Ag- ZnPc-Ag với nguồn sáng trắng 88 3.4.2 Đặc tuyến linh kiện Ag-ZnPc-Ag đáp ứng với nguồn sáng trắng 92 3.5 Kết luận chương 97 KẾT LUẬN LUẬN ÁN 98 DANH MỤC CÁC CƠNG TRÌNH ĐÃ CÔNG BỐ CỦA LUẬN ÁN .99 TÀI LIỆU THAM KHẢO .100 Phụ lục A: Tinh thể β -ZnPc β -CuPc 110 Phụ lục B: Định hướng chế tạo mạch INVERTER sử dụng vật liệu bán dẫn hữu β -MPc 112 Phụ lục C: Một số kết thuật toán mật mã dạng mô 124 ii DANH MỤC TỪ VIẾT TẮT Ký hiệu CB DC DFT EF EG MO GTO HOMO IPC IR XRD Tiếng Anh Conduction Band DC power supply Density Functional Theory Fermi Energy Energy Bandgap Molecular Orbital Gaussian type orbital Highiest Occupied Molecular Orbital Intrinsic Polymer Conduction Infrared spectra X-Ray diffraction Lowiest Un-occupied Molecular Orbital Tiếng Việt Vùng dẫn Nguồn điện chiều Lý thuyết phiếm hàm mật độ Năng lượng Fermi Năng lượng vùng cấm Obital phân tử Obital kiểu Gauss Obital phân tử bị chiếm cao Polime dẫn Phổ hồng ngoại Nhiễu xạ tia X Obital phân tử không bị chiếm LUMO thấp Obital phân tử bị chiếm SOMO Singly occupied molecular orbital điện tử MOS Metal-Oxide-Semiconductor Cấu trúc kim loại-Oxit-Bán dẫn Transistor hiệu ứng trường cấu MOSFET Metal-Oxide-Semiconductor FET trúc Kim loại – Oxide-Bán dẫn NMOS N-channel MOS transistor Transistor MOS kênh N OFET Organic Field Effect Transistor Transistor hiệu ứng trường hữu Organic Thin-film Field Effect Transistor hiệu ứng trường màng OTFT Transistor mỏng hữu OLED Organic Light Emitting Diode Điôt phát quang hữu IPES Inverse photoemission spectroscopy Phổ phát xạ photon đảo OSC Organic solar cells Pin mặt trời hữu PANi Polyaniline Poli-ani-lin PCB Printed Circuit Boards Bảng mạch in PMOS P-channel MOS transistor Transistor MOS kênh P RF Radio Frequency Tần số vô tuyến SEM Scanning Electron Microscopy Hiển vi điện tử quét TEM Transmission Electron Microscopy Hiển vi điện tử truyền qua UV-VIS Ultraviolet–visible spectroscopy Phổ tử ngoại-khả kiến VB Valance Band Vùng hóa trị Drain-Source Voltage Điện nguồn-máng VDS Gate-Source Voltage Điện cổng-nguồn VGS PWP Plane wave pseudopotential Giả sóng phẳng iii DANH MỤC HÌNH VẼ Hình 1.1 Tốc độ tăng mức độ tích hợp transistor theo định luật Moore (Nguồn www.sciencedirect.com) [1] Hình 1.2 Cấu trúc hóa học phối tử phthalocyanine phức chất với kim loại [18] Hình 1.3 Sự xếp phân tử cấu trúc tinh thể dạng thù hình α β [25] Hình 1.4 So sánh lượng tương tác phân tử liên phân tử [28] 10 Hình 1.5 Sự tăng nhanh số lượng cơng trình khoa học liên quan đến tương tác điện tử π-π thập kỷ gần [29] 11 Hình 1.6 Cấu trúc phân tử benzene trạng thái điện tử π bất định xứ [33] .12 Hình 1.7 Các dạng hình học đặc trưng tương tác điện tử π-π: tương tác xếp chồng, tương tác hình chữ T, tương tác song song lệch tương tác song song toàn phần .13 Hình 1.8 Các mơ hình xếp phân tử tiêu biểu tinh thể bán dẫn hữu dựa tương tác liên phân tử xếp chồng điện tử π-π [35] 14 Hình 1.9 Giản đồ lượng mơ tả: Cơng kim loại lớp tiếp giáp kim loại-bán dẫn 16 Hình 1.10 Sự hình thành vùng điện tích khơng gian tiếp xúc p-n (a) ống tia âm cực (b) 17 Hình 1.11 Đồ thị logI-logV với đặc trưng dịng điện SCLC khơng bẫy lượng tử [41] 19 Hình 1.12 Đồ thị logI-logV với đặc trưng dịng điện SCLC có mặt bẫy lượng tử [44] 20 Hình 1.13 Bẫy lượng tử nông bẫy lượng tử sâu xuất bán dẫn hữu [47].22 Hình 2.1 Cấu trúc hóa học CuPc ZnPc 30 Hình 2.2 Phản ứng tổng hợp phức chất MPc 32 Hình 2.3 Tổng hợp phức chất CuPc (a) Cu(CH3COO)2 nitrobenzene, (b) hỗn hợp phản ứng máy gia nhiệt-khuấy từ, chất lỏng ổn định nhiệt độ bên ngồi bình phản ứng, (c) CuPc kết tủa sau làm nguội, (d) CuPc dạng bột 33 Hình 2.4 Mơ tả hệ lắng đọng pha tạo tinh thể β-MPc (A) giản đồ mô tả gradient nhiệt độ vùng hệ (B) 34 Hình 2.5 Ảnh SEM tinh thể ZnPc (a) tinh thể kích thước micromet dạng hình kim, (b) (c) ảnh phóng đại tinh thể, (d) hiển thị ảnh 3D tinh thể hình c 37 Hình 2.6 Cấu trúc phân tử ZnPc từ nhiễu xạ tia X đơn tinh thể 38 Hình 2.7 Cấu trúc hóa học ZnPc, Pc gốc isoindole 39 Hình 2.8 Cấu trúc tinh thể β-ZnPc (a) sở; (b) quan sát theo trục b; (c) quan sát theo trục a; (d) quan sát theo trục c 39 Hình 2.9 (a) Cấu trúc dạng “xương cá” tinh thể ZnPc chiều dài tinh thể theo hướng [010] 40 Hình 2.10 Ảnh SEM tinh thể CuPc độ phóng đại khác .41 Hình 2.11 Cấu trúc phân tử từ nhiễu xạ tia X đơn tinh thể (a) cấu trúc hóa học (b) 42 Hình 2.12 Cấu trúc tinh thể β-CuPc (a) ô sở; (b) quan sát theo trục b; (c) quan sát theo trục a; (d) quan sát theo trục c 43 Hình 2.13 Cấu trúc herringbone β-CuPc (d) chiều dài tinh thể theo hướng [010].43 Hình 2.14 (a) ZnPc thực nghiệm, (b) ZnPc tối ưu TD-DFT, (c) phân bố điện tích iv Mulliken trạng thái 45 Hình 2.15 Orbital phân tử biên ZnPc (a) HOMO, (b) LUMO .47 Hình 2.16 Giản đồ mức lượng phân bố mật độ xác suất điện tử HOMO, LUMO LUMO+1 48 Hình 2.17 (a) Phổ FTIR thực nghiệm phổ IR mô ZnPc, (b) đường hồi quy tuyến tính tần số dao động IR thực nghiệm tính tốn .50 Hình 2.18 (a) CuPc thực nghiệm, (b) CuPc tối ưu TD-DFT, (c) phân bố điện tích Mulliken trạng thái 51 Hình 2.19 Giản đồ lượng phân bố mật độ xác suất điện tử HOMO, LUMO LUMO+1 CuPc Trục lượng E (eV), bên phải α-MO bên trái β-MO 53 Hình 2.20 Phổ FTIR thực nghiệm phổ IR mô CuPc 54 Hình 2.21 Ơ sở β-ZnPc (a) β-CuPc (b) liệu XRD hiển thị QuantumEspresso; (c) Ô mạng nguyên thủy cấu trúc đơn tà (monoclinic-P) với trục b đối xứng (áp dụng vùng Brillouin phần mềm Xcrysden) .56 Hình 2.22 Cấu trúc vùng điện tử (BAND) mật độ trạng thái thành phần (PDOS) β-ZnPc 58 Hình 2.23 (a) Chi tiết PDOS nguyên tử, (b) PDOS orbital d nguyên tử Zn, (c) PDOS orbital p nguyên tử N 59 Hình 2.24 Cấu trúc vùng điện tử (BAND), mật độ trạng thái thành phần (PDOS) βCuPc 60 Hình 2.25 PDOS orbital p, d, s Cu (a), PDOS orbital d Cu (b), PDOS orbital đặc trưng CuPc, Cấu trúc CuPc (d) Mức Fermi 2.879 eV (đường đứt đoạn) 61 Hình 2.26 Phổ hấp thụ UV-VIS β-ZnPc (a) xác định độ rộng vùng cấm quang từ phổ hấp thụ (b) 63 Hình 2.27 Phổ hấp thụ UV-VIS β-CuPc (a) xác định độ rộng vùng cấm quang từ phổ hấp thụ (b) 64 Hình 3.1 (a) Sơ đồ mơ tả quy trình chế tạo, (b) mô tả linh kiện cấu trúc M-S-M, (c) Kích thước hai điện cực tiếp xúc mặt nạ in lưới 67 Hình 3.2 Cấu trúc M-S-M với hai điện cực tiếp xúc bên độ rộng kênh dẫn mm, kết nối đầu đo SMU hệ Keithley 69 Hình 3.3 Giản đồ lượng linh kiện cấu trúc M-S-M: (a) Ag-ZnPc-Ag, (b) AgCuPc-Ag 70 Hình 3.4 (a) Mơ tả sơ đồ mạch linh kiện cấu trúc M-S-M, (b) Giản đồ lượng vùng tiếp xúc cấu trúc M-S-M (b) mô tả thay đổi theo điện áp (c) (d) 71 Hình 3.5 Đặc tuyến I-V linh kiện Ag-ZnPc-Ag (a) Ag-CuPc-Ag (b) điều kiện không chiếu sáng (bên trái), đặc tuyến I-V biểu diễn dạng semi-log (bên phải) 72 Hình 3.6 Đặc tuyến I-V VDS > linh kiện Ag-ZnPc-Ag (bên trái) đường LogI-logV tương ứng (bên phải) 73 Hình 3.7 Đặc tuyến I-V VDS > linh kiện Ag-CuPc-Ag (bên trái) đường logI-logV (bên phải) 75 Hình 3.8 Đặc trưng hoạt động quang điện linh kiện cấu trúc M-S-M chiếu v xạ UV: Đặc tuyến I-V (hình bên trái) đặc tuyến dạng semi-log (hình bên phải) .77 Hình 3.9 Giản đồ lượng mơ tả khác dịng tối (a) (b) tương ứng với điều kiện chiếu UV (c) (d) 77 Hình 3.10 Mật độ dịng quang điện (a) hệ số đáp ứng (b) phụ thuộc vào VDS .79 Hình 3.11 Sự thay đổi mật độ dòng cảm biến ZnPc theo trạng thái bật-tắt (onoff) nguồn UV VDS = V 82 Hình 3.12 Ảnh hưởng điện áp (VDS >0) đến đặc trưng tín hiệu cảm biến: (a) Đặc trưng J-t VDS từ V đến 15 V, (b) đặc trưng J-t VDS từ V đến V, (c) thay đổi Jon/off theo VDS 83 Hình 3.13 Ảnh hưởng điện áp (VDS < 0) đến đặc trưng tín hiệu cảm biến 84 Hình 3.14 Thời gian hồi đáp linh kiện Ag-ZnPc-Ag với nguồn UV-265 nm số giá trị điện áp, (a) thời gian hồi đáp tăng (b) thời gian hồi đáp giảm 86 Hình 3.15 Sơ đồ mô tả hệ đo cảm biến: (1) linh kiện Ag-ZnPc-Ag, (2) hệ phân tích thơng số bán dẫn Keithley, (3) nguồn ánh sáng trắng cường độ sáng/chế độ bật-tắt quang, (4) đo cường độ sáng (5) buồng tối 87 Hình 3.16 Đặc tuyến I-V linh kiện cấu trúc Ag-ZnPc-Ag đáp ứng với ánh sáng trắng với cường độ sáng khác (a) đồ thị dạng semi-log (b) 88 Hình 3.17 Đặc tuyến I-V linh kiện cấu trúc Ag-ZnPc-Ag VDS > đáp ứng với thay đổi cường độ ánh sáng (a), phụ thuộc tuyến tính cường độ dòng quang điện vào cường độ ánh sáng VDS khác (b) 89 Hình 3.18 Hệ số đáp ứng linh kiện Ag-ZnPc-Ag với thay đổi cường độ ánh sáng trắng điện áp khác (a) hiệu suất lượng tử ngoại điện áp V (b) .91 Hình 3.19 Sự thay đổi mật độ dòng linh kiện Ag-ZnPc-Ag theo trạng thái bậttắt (on-off) nguồn sáng trắng VDS = V (a) tỉ số mật độ dòng bật-tắt với cường độ ánh sáng chiếu tới khác (b) 92 Hình 3.20 Thời gian phản hồi linh kiện Ag-ZnPc-Ag với nguồn sáng trắng điện áp V: (a) xác định thời gian phản hồi tăng (tr), (b) xác định thời gian phản hồi giảm (td), (c) biến thiên tr theo cường độ sáng (d) biến thiên td theo cường độ sáng 95 Hình A.1 Tính khoảng cách tương tác liên phân tử d β-ZnPc 111 Hình A.2 Tính khoảng cách tương tác liên phân tử d β-CuPc 111 Hình B.1 Thiết kế mạch logic INV từ CMOS .114 Hình B.2 Kết layout cho mạch logic INV .115 Hình B.3 Bộ bốn mặt nạ cho trình chế tạo INV 116 Hình B.4 Kết mơ tính chất điện INV sử dụng P3HT 118 Hình B.5 Nguyên lý kết mô INV sử dụng tranzitor có sẵn 118 Hình B.6 Phương thức đo đặc trưng INV hoạt động VDD = 5V .119 Hình B.7 Đặc trưng hoạt động INV theo giá trị VDD khác 120 Hình B.8 Một số hình ảnh trình tổng hợp F16CuPc 121 Hình B.9 Quy trình chế tạo phần tử INV .121 Hình B.10 Mặt nạ quang chế tạo phần tử INV 122 Hình C.1 Kiến trúc mơ đun bảo mật AES 124 Hình C.2 Mạch RTL Schematic mơ đun AES 128 vi 2.1 3.0 2.0 VDD = 2V VDD = 3V 1.9 2.5 1.8 1.5 1.4 2.0 V (V) 1.6 OUT OUT V (V) 1.7 1.5 1.0 1.3 0.5 0.0 0.5 1.0 1.5 2.0 VIN (V) 5.5 4.0 5.0 3.5 VDD = 5V 4.5 3.0 4.0 2.5 3.5 2.0 3.0 1.5 2.5 1.0 2.0 1.5 3 VIN (V) VIN (V) Hình B.7 Đặc trưng hoạt động INV theo giá trị VDD khác Bảng B.4 Một số thống số hoạt động INV VDD từ 2V đến 5V Thông số VOH (V) VOL (V) VIL (V) VIH (V) VNMH (V) VNML (V) VNMH-L (V) VDD = 2V 1.35 0.6 1.7 0.3 -0.75 1.05 Có thể thấy phần tử chế tạo dựa công nghệ màng mỏng hữu với kênh dẫn loại n p hai tranzitor có sẵn cho đặc tuyến hoạt động INV VDD từ 2V đến 5V Điện áp VDD liên quan đến mức tiêu thụ lượng mạch logic Trong nghiên cứu này, mức điện áp VDD thấp tiềm lớn để chế tạo mạch logic hữu tiêu thụ lượng thấp B 3V 0.5 1.25 2.6 2.4 0.75 1.75 Đ ị n h h n g c h ế t o m c h l o g i c c b ả Đối với vật liệu bán dẫn hữu sử dụng làm kênh dẫn loại p: vật liệu ZnPc CuPc, tác giả trình bày nghiên cứu chương luận án Đối với vật liệu bán dẫn hữu sử dụng làm kênh dẫn loại n: Để tổng hợp F16CuPc tác giả thực phản ứng Cu(OAc)2 với Pc F4Pc dung môi nitrobenzene nhiệt độ 200 C (với F4Pc) Tỉ lệ mol Cu(OAc)2/Pcs 1:4, thời gian phản ứng từ 5-8h Sau kết thúc phản ứng, hỗn hợp bốc để loại bỏ nitrobenzene sau sản phẩm thơ rửa ethanol axeton đến dung dịch nước rửa không màu (để loại bỏ chất hữu ban đầu sản phẩm phụ) thu sản phẩm dạng bột Phức chất F16CuPc có màu xanh thẫm với phương trình phản ứng (Hình B.8): 120 Hình B.8 Một số hình ảnh trình tổng hợp F16CuPc Kết với vật liệu F16CuPc cụ thể: (a) Màu sắc phản ứng sau phút khuấy 0 180 C; (b) Màu sắc phản ứng sau khuấy 180 C; (c) Sản phẩm F16CuPc sau tinh chế B.4.2 Dự kiến quy trình chế tạo phần tử INV 1-Tạo điện cực vàng phún xạ Lớp điện cực vàng dày 100 nm lớp lót Titan (Ti) 10 nm chế tạo phương pháp phún xạ Chiều dày lớp Au/Ti sau chế tạo đo phép đo QCM tích hợp hệ phún xạ có giá trị cỡ 100+10 nm 2-Lớp điện môi Vật liệu điện môi khảo sát là: polymer cách điện (PMMA/PA) SiO2 Hình B.9 Quy trình chế tạo phần tử INV Lớp điện môi polymer PMMA/PA 121 Chuẩn bị dung dịch polymer PA 2.5 %wt so với PMMA, nồng độ PMMA/PA dung dịch 60 mg/mL Cân 15 mg PA (Polyacrylic acid) 585 mg PMMA (Poly(methyl methacrylate) Đong 10 mL hỗn hợp dung môi: mL 2-butanone mL isopropyl alcohol - Hòa tan polymer vào hỗn hợp dung môi, khuấy từ với nhiệt 70 C (Chú ý: bay dung môi, nên làm tủ hút) Quay phủ: Quay phủ phiến: (3000 vòng/phút 60 giây, thực lần) Độ dày polymer khoảng µm – 1.5 µm Ủ nhiệt 80 °C for 60 in air Lớp điện môi SiO2 phương pháp phún xạ Lớp SiO2 có chiều dầy 100 nm dùng để tạo lớp điện môi Lớp chế o tạo cách phún xạ ủ môi trường N2 (tại 450 C 30 phút) để tạo silic dioxit cách điện Chiều dày lớp SiO2 đo phép đo QCM tích hợp hệ phún xạ có giá trị cỡ 100 nm 3-Tạo chi tiết điện cực Điện cực transistor hữu định nghĩa điện cực nguồn máng Trong phần tử INV, điện cực chi tiết hóa mặt nạ thiết kế chế tạo Chi tiết điện cực tạo hình quy trình lần lượt: quang khắc, phún xạ Au lift-off Hình B.10 Mặt nạ quang chế tạo phần tử INV Kích thước mạch INV phiến mm x mm Chế tạo phiến inch 4-Lắng đọng lớp bán dẫn loại p – CuPc      Nhiệt độ đế: 120 C Áp suất làm việc: 10-6 mBar Thời gian: 30 phút Ủ nhiệt: 120 0C h Độ dày màng: 126 nm 5-Lắng đọng lớp bán dẫn loại n – F16CuPc 122      Nhiệt độ đế: 120 0C Áp suất làm việc: 10-6 mBar Thời gian: 40 phút Ủ nhiệt: 120 0C h Độ dày màng: 112 nm 6-Cắt phiến: • Các phần tử INV cắt rời máy cắt DISCO D322 INV sau phân tách thực đo lường phân tích hệ phân tích thơng số bán dẫn Keithley 4200 123 Phụ lục C: Một số kết thuật toán mật mã dạng mơ C.1 Thuật tốn mật mã AES Hệ mật mã khóa đối xứng AES gồm có lược đồ gồm lược đồ mã hóa, lược đồ giải mã lược đồ mở rộng khóa Kiến trúc thuật toán AES xây dựng sử dụng phép toán cộng nhân thực byte trường hữu hạn GF(2 ) Lược đồ mã hóa AES: Quá trình giải mã giải thuật AES thực tương tự gồm phép biến đổi, thứ tự ngược lại sử dụng tra Bảng S-box ngược Mã hóa AES vịng gồm phép biến đổi mật mã theo byte: - Thay byte; - Dịch hàng mảng trạng thái (State Array); - Trộn liệu cột State Array; - Cộng khóa vịng vào State Array Đối với giải thuật mã hóa AES thiết kế sử dụng cho thiết bị có tài ngun thấp Trong cơng trình nghiên cứu nhóm tác giả hướng tới giải thuật AES (128 – bit) với kiến trúc cụ thể sau: Kiến trúc mơ đun AES chíp FPGA: Đây chuẩn mã hóa tiên tiến cấu trúc gồm bốn phần [127], [128], [129], [130], xét AES 128 bit (Hình C.1), cụ thể với phép biến đổi sau: - Phép biến đổi SubBytes(): phép thay phi tuyến, thực độc lập byte trạng thái sử dụng bảng thay (S-Hộp) S-Hộp có tính khả nghịch tạo hai phép biến đổi: Thứ8 nhất, byte Si,j biến đổi thành nghịch đảo phép (.) trường GF(2 ), phần tử đơn vị {00} giữ nguyên không đổi Thứ hai, byte kết biến đổi ánh xạ affine (trường GF(2)) sau: b' = b ⊕ b ⊕ b ⊕ b ⊕ b ⊕ c i i (i+4) mod (i+5) mod (i+6) mod (i+7) mod i với ≤ i < 8, bi bit thứ i byte b ci bit thứ i byte c với giá trị {63} - Phép biến đổi ShiftRows(): thực việc biến đổi hàng mảng trạng thái Trong đó, hàng r = không dịch chuyển, tất hàng khác dịch vòng trái theo số lượng byte (các offset) khác - Phép biến đổi MixColumns(): thực biến đổi theo cột, nghĩa cột xem đa thức hạng tử, cột xem đa thức trường GF(2 ) nhân theo modulo (x +1) với đa thức cố định a(x) - Phép biến đổi AddRoundKey(State, RoundKey): gọi phép cộng khóa, khóa vịng cộng với trạng thái phép tốn XOR đơn giản theo bít Hình C.1 Kiến trúc mô đun bảo mật AES 124 Mô đun mật mã đối xứng AES gồm ba thành phần bản: điều khiển (controller), RAM đường dẫn liệu (datapath) Bộ điều khiển giao tiếp với mô đun khác thẻ để trao đổi liệu trình tự thực thi 10 vịng AES Nó địa hóa RAM tạo tín hiệu điều khiển datapath RAM chíp FPGA lưu trữ 128 bit trạng thái khóa vịng Nên 256 bit tổ chức 32 byte phù hợp với cấu trúc 8bit 32 byte cấu hình nhớ nhỏ cho AES Các trạng thái hiệu chỉnh khóa vịng tính tốn ghi đè nên giá trị trước Vì khơng có nhớ dự phịng biểu diễn để lưu giá trị trung gian nên điều khiển phải đảm bảo khơng có byte trạng thái hay byte khóa ghi đè cần thiết mã hóa Datapath AES chứa tổ hợp logic để tính tốn phép biến đổi SubByte, MixColum, AddRoundKey Phép biến đổi ShiftRow cài đặt điều khiển chíp FPGA Trong thực thi SubByte điều khiển địa hóa RAM cho toán tử ShiftRow thực thi Phần lớn datapath S-hộp sử dụng cho toán tử SubByte Có nhiều tùy chọn để thực thi S-hộp Tổ hợp S-hộp thực cách bỏ qua mạch giải mã để phù hợp cho mã hóa AES Đặc trưng S-hộp cấu trúc pipeline chèn đoạn ghi S-hộp làm sử dụng đoạn pipeline Khi đó, S-hộp sử dụng tới cổng XOR, Lược đồ mở rộng khóa - KeyExpansion( ): Thuật tốn AES tạo từ khóa mã 128 bít (hoặc 192 256 bít) tập khởi tạo Nb từ 32 bít N b từ 32 bít cho vịng gồm N b (N r +1) từ 32 bít Hàm KeyExpansion() chứa SubWord( ) RotWord() Hàm SubWord() phép S-hộp từ vào byte từ byte Hàm RotWord() thực phép hoán vị vịng byte từ byte (32 bít) Wi : RotWord (a0 , a1, a2 , a3 ) = (a1, a2 , a3 , a0 ) C.2 Thuật toán nhân điểm kP (233-bit) dựa đường cong Elliptic sử dụng phương thức Binary NAF Đường cong Elliptic: có phương trình bậc có dạng: y + axy + by = x + cx + dx + e , với a, b, c, d, e số thực [131], [132] Trên đường cong E, ta xác định phép cộng đặc biệt với điểm O gọi điểm vô cực Nếu đường thẳng cắt đường cong E ba điểm tổng chúng điểm vô cực O (điểm O phần tử đơn vị phép cộng) Phép cộng điểm P+Q=R‟: Đường thẳng qua điểm P, Q cắt E điểm R Tại điểm R dựng đường thẳng vng góc trục hồnh căt đường cong điểm R’ Điểm R‟=P+Q Phép nhân điểm 2P: Từ điểm P kẻ đường thẳng tiếp xúc cắt E R Tại điểm R dựng đường thẳng vng góc trục hồnh căt đường cong điểm R’ Điểm R’=2P Đường cong Elliptic trường Galois: Nhóm E trường Galois Ep(a,b) nhận cách tính x3 + ax + b mod p, ≤ x < p Các số a, b số nguyên không âm nhỏ số nguyên tố p, thỏa mãn: 4a3 + 27b2 mod p ≠ Với giá trị x ta cần xác định xem có thặng dư bậc hai hay không? Nếu x thặng dư bậc hai có giá trị nhóm Elliptic Nếu x khơng thặng dư bậc điểm khơng nằm nhóm Ep(a,b) Trong luận án, tác giả sử dụng đường cong E không kỳ dị trường F m : y + xy = x + ax + b với a, b ∈ F m [131], [132], [133] 2 125 Trong nghiên cứu này, thuật toán nhân điểm kP (233-bit) dựa đường cong elliptic lựa chọn để thiết kế thuật toán nhân điểm sử dụng NAF – Non-adjacent form [131], [132] Định nghĩa C 1: Một diểu diễn A non-adjacent form (NAF) số nguyên dương k biểu diễn với phương trình (3) sau: l −1 k = ∑ki 2i (3) i=0 với ki ∈{0,±1}, kl −1 ≠ khơng có hai chữ số ki liên tiếp khác không [131] Độ dài NAF l Định lý C.1 [131]: Cho k số nguyên dương Khi đó, 1) k có biểu diễn NAF ký hiệu NAF(k) 2) NAF(k) có chữ số (digit) khác không biểu diễn NAF k 3) Độ dài NAF(k) lớn độ dài biểu diễn nhị phân k 4) Nếu độ dài NAF(k) / < k < +1 / (4) 5) Mật độ trung bình digit khác khơng tất NAF có độ dài xấp xỉ /3 Định lý C.1 tính chất NAF, điều giúp biểu diễn số nguyên dương dạng NAF tốt phương thức chuyển đổi NAF Phương thức biểu diễn NAF(k) tác giả sử dụng theo thuật toán C.1 Các digit NAF( k) tạo lặp lại liên tục chia k cho 2, phần dư ±1 Nếu k số nguyên dương lẻ phần dư r ∈{−1,1} lựa chọn cho thương k−r chẵn – Điều đảm bảo digit NAF Thuật tốn C.1: Tính tốn NAF số ngun dương Input: A positive integer k Output: NAF(k) i ← While (k ≥ 1) 2.1 If k is odd then: ki ← − (k mod 4), k ← k − ki ; 2.2 Else: ki ← Return (kl −1, kl −2 , , k1, k0 ) Thuật toán nhân điểm kP (233 – bit) dùng phương thức chuyển đổi (modifies) nhị phân từ trái qua phải với NAF(k) thay biểu diễn nhị phân k Thời gian thực thi thuật toán xấp xỉ: m A + mD (5) A số phép cộng điểm D số điểm nhân đơi Thuật tốn C.2: Thuật tốn nhân điểm kP sử dụng phương thức Binary NAF Input: A positive integer k, P ∈ E( Fq ) Output: kP 126 Thuật toán C.2: Thuật toán nhân điểm kP sử dụng phương thức Binary NAF Use Algorithm to compute NAF ( k ) = ∑i= Q ← ∞ For i from −1 down to 3.1 Q←2Q − i ki 3.2 If ki =1 then Q ← Q + P 3.3 If ki = −1 then Q ← Q − P Return (Q) Thuật toán C.2 cho thấy sử dụng tới phép cộng điểm nhân đơi điểm Trong đó, biểu diễn NAF k sử dụng để tận dụng phần tử AND, OR, XOR NOT [131], [132], [133], [134], [135], [136] , Bảng C.1 Chi phí kP, đường cong NIST F p = 2192 − 264 −1 Giả định 192 192 bình phương F21 có chi phí S=.85M [131] Method Coordinates ω Points stored Unknown point (kP, on-line precomputation) Binary affine Jacobian-affine Binary affine Jacobian-affine NAF Window Jacobian-affine Jacobian-Chudnovsky NAF Fixed base (kP, off-line precomputation) Interleave Jacobian-affine 3,3 Windowing Chudnovsky-affine & 38 Jacobian-Chudnovsky Windowing Chudnovsky-affine & 38 NAF Jacobian-Chudnovsky Comb Jacobian-affine 30 Comb 2- Jacobian-affine 29 table EC operations A D M I 95 95 63 63 41 38 191 191 191 191 193 192 977 2420 886 2082 1840 1936 286 254 b 23857 2500 21206 2162 2160 2016 95 1203 801 1 1283 881 38 +20 676 756 37 44 38 23 675 638 1 755 718 47 c d 37 +30 c d Field operations Total a a Tổng b chi phí phép nhân trường số với giả định nghịch đảo I =c 80M; ω - Window of width d Phép nghịch đảo đồng thời sử dụng tính tốn lại C + A → C J +C → J Phép toán đường cong elliptic (A – cộng điểm; D – nhân đơi điểm); Phép tốn trường số (M – Phép nhân; I – Nghịch đảo) Theo [131], với đường cong Elliptic trường hữu hạn F21 cho thấy Phép nhân điểm kP (192 – bit) đường cong elliptic sử dụng phương thức Binary NAF có points stored, 63 phép cộng điểm 191 phép nhân đôi điểm phép toán đường cong elliptic (đối với affine jacobian-affine), 21206 số phép nhân trường số (affine) 2162 số phép nhân trường số (jacobian-affine) (Bảng C.1) Với phép nhân điểm kP sử dụng phương thức khác (như Binary, Window NAF, Interleave, Windowing, Windowing NAF, Com, Comb 2-table) thuật tốn hoạt động phải sử dụng tất điểm (Bảng C.1) Trong chế độ hoạt động chuẩn, phép 127 toán đường cong elliptic (cộng điểm nhân đơi điểm) phép tốn trường hữu hạn (phép nhân, nghịch ảnh bình phương) phép nhân điểm kP sử dụng phương thức Binary NAF tiêu tốn tài nguyên hẳn so với phép nhân điểm kP sử dụng phương thức khác Do ưu điểm hiệu thuật toán, nên định lựa chọn thiết kế, mô layout mức Front – End cho kP C.3 Đánh giá hiệu thực thi thuật tốn mật mã chíp FPGA C.3.1 Mơ đun thuật tốn mật mã đối xứng AES chíp FPGA Phương án thiết kế thuật tốn mật mã (AES 128 bit nhân điểm kP 233 bit) công cụ Xilinx Việc mô chạy thuật tốn mật mã sử dụng mơ Isim cơng cụ Xilinx Mục tiêu việc thiết kế làm tăng độ an tồn truyền thơng mạng khơng dây RFID Kết thuật tốn mã hóa liệu AES 128 bit tối ưu sử dụng tài nguyên chíp FPGA Bảng C.2 Chạy mơ thuật tốn mã hóa AES 128 bit chíp FPGA (Spartan6 XC6SLX150T) với tốc độ 565000 ps cho mã hóa giải mã cải thiện hiệu suất, tốc độ thuật toán nhiều so với máy tính phần mềm (Hình C.2, C.3) Hình C.2 Mạch RTL Schematic mơ đun AES Hình C.3 Kết mô chạy mạch AES Isim Như vậy, thiết kế thuật tốn AES tích hợp chíp FPGA giúp cải thiện tốc độ thực mã hóa giải mã truyền thơng mạng khơng dây RFID nhiều Nó giúp bảo vệ thông tin người dùng hệ thống nhiều, làm tăng độ an toàn Bảng C.2: Tổng thể tài ngun thuật tốn AES chíp FPGA Device Utilization Summary (estimated values) Logic Utilization Used Available Number of Slice Registers 2808 184304 Number of Slice LUTs 4138 92152 Number of fully used LUT-FF pairs 2170 4776 Number of bonded IOBs 258 540 Number of Block RAM/FIFO 268 Number of BUFG/BUFGCTRLs 16 Utilization 1% 4% 45% 47% 2% 25% Đối với thuật tốn AES tốc độ thuật toán cải thiện nhiều tốc độ Tốc độ AES chạy Spartan6 XC6SLX150T 565000 ps cho mã hóa giải mã Tối ưu sử dụng tài nguyên chíp FPGA Bảng C.2 C.3.2 Mô đun nhân điểm kP (233 – bit) dựa đường cong Elliptic sử dụng phương thức Binary NAF cho chíp FPGA 128 Kết thiết kế mạch thuật toán nhân điểm kP (233 bit) đường cong elliptic chíp FPGA chiếm tài nguyên chíp (xem Bảng C.3) kết tốt khơng chiếm hết tài ngun chíp Spartan6 XC6SLX150T Chạy mơ thuật tốn nhân điểm kP (233 bit) chíp FPGA với tốc độ 467661900000 ps cải thiện hiệu suất, tốc độ thuật toán nhiều so với máy tính thực thi phần mềm (Hình C.4 C.5) Hình C.4 Mạch RTL kP (233bit) FPGA Hình C.5 Kết chạy mơ thuật tốn kP (233bit) Thuật tốn kP (233bit), việc thiết kế chíp FPGA giúp tăng tốc độ xử lý tính tốn Đây sở để giúp thiết kế hệ mật, giao thức ứng dụng truyền thông bảo mật mạng không dây RFID sử dụng nhân điểm kP 233bit Bảng C.3: Tổng thể tài nguyên thuật tốn kP (233-bit) chíp FPGA Logic Utilization Number of Slice Registers Number of Slice LUTs Number of fully used LUT-FF pairs Number of bonded IOBs Number of BUFG/BUFGCTRLs Used 3781 3647 2643 474 Available 184304 92152 4785 540 16 Utilization 2% 3% 55% 87% 6% Đối với thuật tốn kP tốc độ thuật tốn cải thiện nhiều tốc độ Tốc độ thuật toán kP (233 – bit) chạy Spartan6 XC6SLX150T 467661900000 ps ≈ 4.7 second để tính tốn cho kP Tối ưu sử dụng tài nguyên chíp FPGA Bảng C.3 C.4 Thiết kế mức Front-End nhân điểm kP (233-bit) dựa đường cong Elliptic sử dụng phương thức Binary NAF C.4.1 Kiến trúc kP (233 – bit) đường cong elliptic sử dụng phương thức Binary NAF  Kiến trúc nhân điểm kP (233 – bit) ECC: Nhân điểm tính tốn theo công thức Q = kP (233-bit), với k số nguyên biểu dạng nhị phân theo thuật tốn S.1 tính tốn Q = kP theo thuật toán C.2 P(x1 , y1 ), Q(x2 , y2 ) ∈ E(F2 ) Nó tính cơng k lần điểm P theo phương trình (6): Q(x2 , y2 ) = P(x1 , y1 ) + + P(x1 , y1 ) (6) m k −times 129 Mức an tồn ECC phụ thuộc vào độ khó toán logarit rời rạc (Discrete Logarithm Problem – DLP) Đó thực tìm số ngun k biết điểm P Q Nếu số nguyên k số ngẫu nhiên thực hệ mật ECC thiết kế dựa nhân điểm kP có độ mật hồn thiện Hình C.5 đưa mơ hình lớp thiết kế cho lõi nhân điểm kP (233 – bit) phần cứng Cụ thể, phần cứng bao gồm cứng sở số học trường hữu hạn F2m (với m = 233) phần cứng thực tính toán cho phép toán đường cong elliptic (cộng điểm, nhân đôi điểm nhân điểm kP) Đây tiêu điểm mà tác giả cộng tập trung nghiên cứu Chi tiết cho hệ mật ECC thiết kế [1.14]:  Lớp 1: Các phép toán số học trường hữu hạn, lớp thiết kế bao gồm phép tốn cộng, bình phương phần tử nghịch đảo trường hữu hạn  Lớp 2: Các phép toán đường cong elliptic, lớp thiết kế bao gồm phép cộng điểm nhân đôi điểm  Lớp 3: Thuật toán nhân điểm kP (233 – bit) sử dụng phương thức Binary NAF Hầu hết ứng dụng thuật toán nhân điểm kP mật mã giao thức bảo mật, lược đồ mã hóa/ giải mã, PKI Token,… Các ứng dụng thiết kế lớp ứng dụng dựa lõi phần cứng ECC Ở đây, tác giả tập trung vào từ lớp đến lớp phần cứng thiết kế, chi tiết thiết kế thể Hình C.6 Kiến trúc nhân điểm kP (233 – bit) bao gồm khối điều khiển (Control unit) Khối điều khiển khối K233_ADDITION (gồm cộng điểm (Add Point) nhân đôi điểm (Doubs Point)) khối số học trường hữu hạn (Finite field arithmetic F22 3 : gồm phép toán sở) để thực tính tốn đường cong elliptic Hình C.6: Kiến trúc phần cứng nhân điểm kP (233-bit) ECC  Phân tích kiến trúc phần cứng nhân điểm kP (233 – bit) ECC Số nguyên k – đầu vào (input): sử dụng phương thức Non-Adjacent Form (NAF) theo thuật toán C.1, thuật toán giúp chuyển đổi số nguyên k thành số nhị phân – Đây đầu vào cho khối điều khiển (Control unit) Sau theo thuật tốn C.2, chi phí nhân điểm kP (233 – bit) phụ thuộc vào độ dài k số ±1 biểu diễn nhị phân k Nếu bit thực hiên cộng điểm Q ← Q + P (point addition) Nếu bit -1 thực Q ← Q − P (cộng điểm Q với điểm - P) Nếu bit thực nhân đơi điểm Khi đó, giảm số bít ±1 biểu diễn nhị phân k 130 theo phương thức Binary NAF số phép tốn cộng điểm nhân đơi điểm giảm theo Điều nghĩa tốc độ thực thi nhân điểm kP (233 – bit) cải thiện nhiều Khối số học trường hữu hạn (Finite Field Arithmetic F2m unit): Các phép toán thực hàm ADD (adder), MULT (Multiplier), SQU (square) INV (inversion) số học trường hữu hạn ( F2 , với m = 233) sử dụng vi xử lý số học hữu hạn [118] Khối K233_ADDITION (K233_ADDITION unit): Cài đặt hàm cộng điểm (Addition point) nhân đôi điểm (Doubling point) theo công thức (1) (2) Tác giả lựa chọn thuật tốn để thực tương ứng cho cơng điểm nhân đôi phương thức point doubling point addition (with y + xy = x3 + ax + b, a ∈{0,1}, LDaffine coordinates) có [118] K233_ADDITION tính tốn phép tốn giá trị tọa độ Q(x, y) sử dụng kiến trúc số học, phép toán trường hữu hạn phép toán đường cong elliptic Nguyên lý hoạt động: tín hiệu từ đầu vào (inputs (233-bit)) truyền tới khối Control-unit Tại đưa định chon k điểm P(x,y) để truyền tới khối K233_ADDITION khối Finite Field Arithmetic unit Số nguyên k chuyển đổi nhị phân thuật toán binary algorithm polynomials (thuật toán thực theo phương thức Binary NAF) Sau chuyển đổi hoàn thành, k chuyển lại khối Control unit để thực phép toán đường cong elliptic (point addition or point doubling) Nếu k = thực Q = Q + P Nếu k = -1 thực Q = Q + (- P) Nếu k = thực tính tốn Q = 2Q Khi thực tính tốn đường cong elliptic gọi phép toán số học trường hữu hạn ( F22 3 ) Tại điểm kết thúc trình xử lý này, kết điểm đầu Q(x,y) kP (233 – bit) đạt K233_ADDITION C.4.2 Thiết kế Back-end thuật toán nhân điểm kP (233 – bit) dựa đường cong elliptic sử dụng phương thức Binary NAF Quá trình tổng hợp mạch RTL cho thuật toán nhân điểm kP (233 – bit) sử dụng công cụ Cadence Encounter (R) RTL Compiler Kết đạt số gate bản, lượng tiêu thụ thời gian hoạt động mạch sử dụng tảng phần tử thư viện FreePDK45nm, cụ thể: Bảng C.4 kết thiết kế mạch cho lõi (core) kP (233-bit) sử dụng 36530 cells Cụ thể thành phần first_component có 15381 logic gates, second_component có 190 logic gates third_component có 190 logic gates Nghĩa lượng tiêu thụ tổng cho lõi core kP (233-bit) 1406330952.610 nW = 1406.3 mW m Bảng C.4: Năng lượng tiêu thụ kP (233-bit) sử dụng phương thức Binary NAF Instance top_K233_point_ multiplication theComp first_component Divider Multiplier data_path 36530 Leakage Power(nW) 794508.199 Dynamic Total Power(nW) Power(nW) 1405536444.410 1406330952.610 33131 15381 9027 4063 3973 685629.264 368121.108 187743.034 117252.348 115285.075 1086749328.700 1087434957.960 589487177.560 589855298.668 336741964.581 336929707.615 249690097.341 249807349.689 246171293.195 246286578.270 Cells 131 Instance lambda_square_computation inst_reduc csa_tree_sub_116_24_groupi subdec_sub_117_18 second_component inst_reduc third_component inst_reduc 190 Leakage Power(nW) 4019.790 Dynamic Power(nW) 90374.871 Total Power(nW) 94394.661 190 5282 4019.790 42549.490 90374.871 1022002.057 94394.661 1064551.547 1438 190 190 190 190 18233.600 4019.790 4019.790 4019.790 4019.790 181838.220 81119.627 81119.627 80292.408 80292.408 200071.821 85139.417 85139.417 84312.198 84312.198 Cells Bảng C.5: Tổng số cell lõi kP (233-bit) (sử dụng thư viện FreePDK45) Type Sequential Inverter Buffer Logic Total Timing slack: 879ps Instances 3767 8560 9179 15024 36530 Area 38892.768 12212.594 21540.401 46375.757 119021.519 Area (%) 32.7 10.3 18.1 39.0 100.0 Bảng C.5 chi tiết mạch kP (233-bit) sử dụng logic gate freePDK45nm miền diện tích logic gate sử dụng cho mạch, chẳng hạn: sử dụng 376 gates AND2X1 với diện dích 882,284 nm, 8325 gates INVX1 với diện tích 11720,767 nm Các kết gồm 3767 sequential với diện tích 38892,768 nm, chiếm 32.7%; 8560 inverters với diện tích 12212,594 nm, chiếm 10.3%; 9179 buffers với diện tích 21540,401 nm ,chiếm 18.1%; 15024 logical với diện tích 46375.757nm, chiếm 39.0% 2 Nghĩa là, diện tích lõi kP (233-bit) đạt 119021,519 µm = 0.119 mm timing slack cell 879ps Kết tính khả thi thực layout cho mạch kP (233-bit) ứng dụng thực tế C.4.3 Thiết kế front-end thuật toán kP (233-bit) dựa đường cong elliptic sử dụng phương thức Binary NAF Hình C.7 kết trình xử lý placement routing, metal fill, optimization verification lõi nhân điểm kP (233-bit) sử dụng phương thức Binary NAF Theo Sujoy Sinha Roy cộng sự, với vi xử lý Tiny ECC (Tiny ECC Processor) thiết kế đóng gói mức ASIC, tối ưu lượng cài đặt ECC, cơng bố ơng cộng đạt với thuật toán kP trường F21 [131], [133] Trong nghiên cứu này, kết lượng tiêu thụ lõi kP (233-bit) sử dụng phương thức Binary NAF cải thiện nhiều so với thuật toán nhân điểm kP sử dụng phương thức Binary NAF [131], [133] Điều so sánh với công bố Echeverri [131], [133], thiết kế đạt mật độ 96.7% tổ hợp gates cao công bố Echeverri (công bố Echeverri nhóm cộng 75.76%) Mật độ cao theo giảm kích cỡ cell giúp giảm lượng tiêu thụ cải thiện hiệu suất cho ứng dụng mật mã sử dụng nhân điểm kP (233-bit) 132 Hình C.7: a) Quá trình place cell mạch core kP (233-bit); b) Thiết kế layout mạch core kP (233-bit) Thuật toán nhân điểm kP (233-bit) dựa đường cong elliptic sử dụng phương thức Binary NAF sử dụng khối phần cứng để xây dựng cho kiến trúc ECC, kiến trúc tác giả cộng có nhiều ưu điểm bao gồm như: (1) Tăng tốc độ hoạt động hăn thuật toán hoạt động dạng phần mềm phần sụn (2) Giảm số lượng tính tốn nên diện tích mạch giảm (3) Năng lượng tiêu thụ thấp (4) Mức bảo mật cao thuật toán cài đặt phần sụn phần mềm 133 ... DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LỤC NHƯ QUỲNH NGHIÊN CỨU, MÔ PHỎNG VÀ CHẾ TẠO VẬT LIỆU BÁN DẪN HỮU CƠ β- ZnPc VÀ β- CuPc ỨNG DỤNG TRONG LINH KIỆN ĐIỆN TỬ Ngành: Khoa học vật liệu. .. chọn hai vật liệu ZnPc CuPc làm hướng nghiên cứu cho tác giả với tên luận án: ? ?Nghiên cứu, mô chế tạo vật liệu bán dẫn hữu β- ZnPc β- CuPc ứng dụng linh kiện điện tử? ?? Với định hướng nghiên cứu... vật liệu đáp ứng yêu cầu ứng dụng linh kiện điện tử Rất nhiều nghiên cứu vật liệu bán dẫn hữu chủ yếu tập trung vào phân tích cấu trúc tính chất điện vật liệu [7] Trong vật liệu bán dẫn hữu cơ,