Luận văn Thạc sĩ Vật lý: Nghiên cứu vật lý linh kiện và thiết kế transistor hiệu ứng trường xuyên hầm có cấu trúc pha tạp đối xứng

Luận văn nhằm nghiên cứu vật lý linh kiện và khảo sát thiết kế các TFET có cấu trúc pha tạp đối xứng. Cụ thể, đề tài đề xuất nghiên cứu chi tiết TFET pha tạp đối xứng dựa trên xuyên hầm điểm, giải thích khả năng tăng dòng dẫn và giảm dòng rò lưỡng cực của cấu trúc TFET được nghiên cứu.

BỘ GIÁO DỤC VIỆN HÀN LÂM KHOA HỌC VÀ ĐÀO TẠO VÀ CÔNG NGHỆ VIỆT NAM HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ - Trần Thị Kim Anh NGHIÊN CỨU VẬT LÝ LINH KIỆN VÀ THIẾT KẾ TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM CÓ CẤU TRÚC PHA TẠP ĐỐI XỨNG LUẬN VĂN THẠC SĨ VẬT LÝ Khánh Hòa – 2020 BỘ GIÁO DỤC VIỆN HÀN LÂM KHOA HỌC VÀ ĐÀO TẠO VÀ CÔNG NGHỆ VIỆT NAM HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ - Trần Thị Kim Anh NGHIÊN CỨU VẬT LÝ LINH KIỆN VÀ THIẾT KẾ TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM CÓ CẤU TRÚC PHA TẠP ĐỐI XỨNG Chuyên ngành: Vật Lý Kỹ Thuật Mã số: 8520401 LUẬN VĂN THẠC SĨ VẬT LÝ CÁN BỘ HƯỚNG DẪN KHOA HỌC : PGS.TS Nguyễn Đăng Chiến Khánh Hòa – 2020 Lời cam đoan Tơi cam đoan cơng trình nghiên cứu hướng dẫn PGS.TS Nguyễn Đăng Chiến Những kết nghiên cứu người khác số liệu trích dẫn luận văn thích đầy đủ Tơi hồn tồn chịu trách nhiệm lời cam đoan Khánh Hòa, tháng 07 năm 2020 Học viên thực Trần Thị Kim Anh Lời cảm ơn Lời đầu tiên, xin bày tỏ lòng biết ơn sâu sắc đến PGS.TS Nguyễn Đăng Chiến Thầy giáo không người hướng dẫn, giúp đỡ tơi hồn thành luận văn mà cịn người người cổ vũ, động viên suốt thời gian làm luận văn; giúp tơi vượt qua lúc nản lịng khó khăn cơng việc sống Người truyền cho tơi lạc quan, lịng đam mê khoa học, tinh thần học hỏi không ngừng Tôi xin cảm ơn tất thầy giáo, cô giáo, với tất cô, chú, anh, chị Viện Khoa Học Hàn Lâm Việt Nam – Học Viện Khoa Học Công Nghệ Hà Nội, Viện Nghiên Cứu Ứng Dụng Công Nghệ Nha Trang, Trường Đại Học Đà Lạt ln giúp đỡ nhiệt tình tạo điều kiện tốt để tơi hồn thành luận văn Xin chân thành cảm ơn Sở Giáo dục – Đào tạo Khánh Hịa, Ban giám hiệu thầy tổ Vật lý trường THPT Trần Cao Vân tạo điều kiện cho suốt thời gian học tập nghiên cứu Tôi xin cảm ơn bạn học viên nhóm nghiên cứu (Huỳnh Thị Hồng Thắm Nguyễn Văn Hào), tất anh, chị, em học viên cao học lớp PHY18, khóa: 2018 – 2020 đồng hành, giúp đỡ, động viên suốt thời gian học tập nghiên cứu Và sau cùng, tơi xin dành tình cảm đặc biệt biết ơn đến người thân gia đình Bằng tình cảm thân thương với cảm thông, quan tâm chia sẻ, cho nghị lực tinh thần để hồn thành cơng việc nghiên cứu Đó nguồn sức mạnh tinh thần giúp tơi vươn lên sống Kính chúc tất q thầy cơ, gia đình, bạn bè sức khỏe thành cơng! Khánh Hịa, tháng 07 năm 2020 Học viên thực Trần Thị Kim Anh Danh mục ký hiệu chữ viết tắt Chữ viết tắt Chữ viết đầy đủ Tiếng Anh Chữ viết đầy đủ Tiếng Việt BJT Bipolar Junction Transistor Transistor tiếp xúc lưỡng cực BTBT Band-To-Band-Tunneling Xuyên hầm qua vùng cấm DG-TFET Double – Gate TFET TFET lưỡng cổng Barrier Hiệu ứng làm mỏng hàng rào gây cực máng DIBL Drain Induced Lowering EOT Equivalent Oxide Thickness Độ dày lớp oxit tương đương HGD Hetero-Gate-Dielectric Điện môi cực cổng dị chất IMOS Ionization Semiconductor Jave Current Density MOS Metal-Oxide- Trường kim loại-oxit-bán dẫn ion hóa Mật độ dịng Complementary Metal-Oxide- Công nghệ kim loại oxit bán Semiconductor dẫn MOSFET Metal-Oxide-Semiconductor Field Effect Transistor Transistor trường kim loạioxit-bán dẫn SOI Semiconductor-On-Insulator Chất bán dẫn lớp cách điện SS Subthreshold Swing Độ dốc ngưỡng STFET Symmetric Tunnel Effect Transistor Field- Transistor trường xuyên hầm đối xứng STT SUTFET TFET TSi Surface-Tunnel-Transistor Transistor xuyên hầm bề mặt Symmetric U-Shaped Gate Transistor trường xuyên hầm Tunnel Field-Effect Transistor đối xứng cổng chữ U Tunnel Field-Effect Transistor Transistor hiệu ứng xuyên hầm Silicon Thickness Độ dày lớp Silicon Danh mục hình vẽ Hình 1.1 Phác họa cấu trúc MOSFET (a) loại n (b) loại p 08 Hình 1.2 Phác họa cấu trúc TFET (a) loại n (b) loại p 11 Hình 1.3 Minh họa đặc tính dịng cho thấy độ dốc ngưỡng TFET nhỏ độ dốc ngưỡng MOSFET 13 Hình 1.4 Phác họa cấu trúc TFET có cấu trúc pha tạp đối xứng (STFET)… 16 Hình 2.1 Giản đồ lượng gần mức Fermi cho chất bán dẫn (a) có vùng cấm trực tiếp (b) có vùng cấm gián tiếp………………………………….20 Hình 2.2 Quá trình xuyên hầm electron qua hàng rào (a) hình chữ nhật (b) khơng phải hình chữ nhật 22 Hình 3.1 Phác họa sơ đồ cấu trúc TFET (a) pha tạp không đối xứng (b) pha tạp đối xứng 37 Hình 3.2 (a) Đồ thị biểu diễn phụ thuộc dòng mở (ION) mật độ dịng trung bình (Jave) vào độ dày lớp Si (b) ảnh hưởng độ dày thân đến hiệu ứng giam giữ lượng tử TFET thân mỏng 39 Hình 3.3 Đặc tính dịng-thế TFET có cấu trúc pha tạp đối xứng không đối xứng sử dụng vật liệu Si (a) theo thang đo logaric (b) theo thang đo tuyến tính 40 Hình 3.4 Giản đồ lượng theo phương ngang trạng thái mở trạng thái tắt TFET (a) pha tạp không đối xứng (b) pha tạp đối xứng 42 Hình 3.5 Biểu diễn đặc tính dịng-thế TFET dựa Ge có vùng cấm thấp (Ge-TFET) có cấu trúc (a) pha tạp không đối xứng (b) pha tạp đối xứng… 44 Hình 3.6 Giản đồ vùng lượng trạng thái tắt TFET (a) pha tạp không đối xứng (b) pha tạp đối xứng 46 Hình 3.7 (a) Biểu diễn đường xuyên hầm trực tiếp gián tiếp GeTFET (b) đặc tính dòng-thế TFET pha tạp đối xứng dựa Ge với khoảng cách cổng-máng khác 48 Hình 3.8 Giản đồ lượng Ge-TFET đối xứng trạng thái tắt với khoảng cách từ cực máng đến cực cổng khác (a) Ldg=40 nm (b) Ldg=70 nm 50 Hình 3.9 (a) Biểu diễn đặc tính dịng-thế (b) giản đồ lượng TFET pha tạp đối xứng với chiều rộng chuyển tiếp cực máng (Wd) khác 52 Hình 3.10 (a) Cấu hình điện trường (b) giản đồ lượng TFET trạng thái tắt chiều rộng chuyển tiếp cực máng khác 53 Hình 3.11 Hiển thị (a) đặc tính dịng-thế TFET đối xứng (b) độ dốc ngưỡng trung bình với khoảng cách theo phương ngang khác từ đến 40 nm 55 Hình 3.12 Giản đồ lượng trạng thái ngưỡng dọc theo đường ngắn từ nguồn đến máng cách xa cổng TFET đối xứng với Lh khác 57 Hình 3.13 Đặc tính (a) dòng-thế (b) giản đồ lượng TFET đối xứng với chiều dài cổng khác 59 Hình 3.14 (a) Cấu trúc TFET chữ Y (b) đặc tính dịng-thế TFET chữ Y 61 Hình 3.15 Quy trình chế tạo TFET chữ Y 62 MỤC LỤC MỤC LỤC 01 MỞ ĐẦU 03 CHƯƠNG 1: TỔNG QUAN TÀI LIỆU 05 1.1 GIỚI THIỆU VỀ LINH KIỆN ĐIỆN TỬ 05 1.2 TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM 10 1.3 TFET CÓ CẤU TRÚC PHA TẠP ĐỐI XỨNG 16 CHƯƠNG MÔ HÌNH VẬT LÝ VÀ PHẦN MỀN MƠ PHỎNG 19 2.1 MƠ HÌNH XUN HẦM QUA VÙNG CẤM CỦA KANE 19 2.1.1 Cơ chế xuyên hầm qua vùng cấm 19 2.1.2 Mơ hình Kane cho xun hầm qua vùng cấm 24 2.1.3 Thông lượng electron 28 2.1.4 Tốc độ xuyên hầm 29 2.2 PHẦN MỀN MÔ PHỎNG MEDICI 32 CHƯƠNG KẾT QUẢ VÀ THẢO LUẬN 35 3.1 CẤU TRÚC LINH KIỆN VÀ CƠ CHẾ HOẠT ĐỘNG 36 3.2 NÂNG CAO ĐẶC TÍNH HOẠT ĐỘNG CỦA TFET ĐỐI XỨNG 43 3.2.1 Ảnh hưởng nồng độ pha tạp máng 43 3.2.2 Ảnh hưởng khoảng cách từ cực máng đến lớp oxit cổng 47 3.3 HIỆU ỨNG CHUYỂN TIẾP CỰC MÁNG HẸP 51 3.4 ẢNH HƯỞNG CỦA KHOẢNG CÁCH MÁNG-NGUỒN 54 3.5 HIỆU ỨNG CỰC CỔNG NGẮN 57 3.6 CẤU TRÚC CHỮ Y 60 KẾT LUẬN VÀ KIẾN NGHỊ 64 CÔNG TRÌNH ĐÃ CƠNG BỐ LIÊN QUAN ĐẾN LUẬN VĂN ……….65 TÀI LIỆU THAM KHẢO 66 56 khoảng cách theo phương thẳng đứng chọn cố định 50 nm khoảng cách từ máng đến cổng chọn mức 70 nm để tối ưu hóa dịng xun hầm Và để nghiên cứu ảnh hưởng khoảng cách mángnguồn đến hiệu suất linh kiện ta khảo sát đặc tính dịng-thế TFET pha tạp đối xứng khoảng cách máng-nguồn thay đổi theo phương ngang thể hình 3.11(a) Vì TFET có cấu trúc pha tạp đối xứng nên TFET hình thành hai khoảng cách máng- nguồn giống nằm đối xứng Xét chiều dài cấu trúc linh kiện theo phương ngang ta có: Lg=2xLh+Wd (trong đó: Lg chiều dài cổng lấy Lg=120 nm, Wd chiều rộng chuyển tiếp cực máng, Lh khoảng cách máng-nguồn theo phương ngang) Vì chiều dài cổng cố định nên khoảng cách máng-nguồn điều chỉnh cách thay đổi chiều rộng chuyển tiếp cực máng Từ công thức trên, thay đổi chiều rộng chuyển tiếp cực máng Wd từ 40 nm đến 120 nm giá trị khoảng cách máng-nguồn theo phương ngang Lh giảm từ 40 xuống đến nm Sở dĩ chiều rộng chuyển tiếp cực máng thấp giới hạn mức 40 nm để tránh hiệu ứng chuyển tiếp cực máng hẹp gây khó khăn việc xem xét ảnh hưởng khoảng cách máng-nguồn theo phương ngang đến hiệu suất linh kiện Quan sát hình 3.11 (a), khoảng cách máng-nguồn theo phương ngang Lh giảm dần, dòng rò lưỡng cực tăng nhẹ Đồng thời hình 3.11(b) cho thấy, khoảng cách máng-nguồn theo phương ngang Lh giảm dần, độ dốc ngưỡng tăng đột ngột Như vậy, với khoảng cách máng-nguồn theo phương ngang dịng lưỡng cực độ dốc ngưỡng khoảng cách thay đổi khác dịng lưỡng cực tạo xuyên hầm chuyển tiếp máng-kênh, độ dốc ngưỡng xác định theo dòng ngưỡng mà dòng ngưỡng phụ thuộc vào xuyên hầm chuyển tiếp nguồn-kênh Để diễn tả đặc tính dịng ngưỡng, hình 3.12 vẽ giản đồ lượng trạng thái ngưỡng dọc theo đường ngắn từ nguồn đến máng cách xa cổng TFET đối xứng với Lh khác Điện áp máng nguồn không đổi, quan sát hình 3.12 ta có kết là, giản đồ lượng TFET có Lh=5 nm có độ dốc lớn so với TFET có Lh=40 nm nên bề rộng xuyên hầm TFET có Lh=5 nm nhỏ 57 1.2 Electron Energy (eV) 0.4 (a) : Lh = 40 nm : Lh = nm 0.8 Source Vgs = V 0.0 Tunnel Widths -0.4 -0.8 -1.2 Drain -1.6 -2.0 -40 Symmetric TFETs -20 20 40 60 80 100 Distance to Source (nm) Hình 3.12 Giản đồ lượng trạng thái ngưỡng dọc theo đường ngắn từ nguồn đến máng cách xa cổng TFET đối xứng với Lh khác so với TFET có Lh=40 nm dịng ngưỡng TFET có Lh=5 nm cao so với TFET có Lh=40 nm Khi cực máng gần nguồn hơn, biên dạng chuyển tiếp nguồn-kênh tạo mạnh điện trường vùng máng- kênh Vì thế, chức điều khiển điện áp cổng yếu Do đó, độ dốc ngưỡng cao 3.5 HIỆU ỨNG CỰC CỔNG NGẮN Ngồi việc tăng dịng mở, việc thu nhỏ kích thước TFET quan trọng để áp dụng chúng mạch tích hợp thu nhỏ Trong TFET p-i-n pha tạp không đối xứng, electron xuyên hầm di chuyển từ nguồn đến máng thơng qua kênh phía bên cổng có biên dạng vùng chuyển tiếp điều khiển điện áp cổng Ảnh hưởng chiều dài cổng kênh hiệu ứng kênh ngắn/cổng ngắn đến hiệu suất TFET nghiên cứu trước Khác với TFET p-i-n pha tạp không đối xứng, cấu trúc pha tạp đối xứng dòng dẫn không di chuyển đường bên cổng oxit mà di chuyển đường xiên cách xa 58 lớp oxit cổng Trong phần ta nghiên cứu ảnh hưởng hiệu ứng cổng ngắn TFET đối xứng có ảnh hưởng đến hiệu suất linh kiện hay khơng có ảnh hưởng có giống với ảnh hưởng TFET p-i-n bất đối xứng không Để làm rõ vấn đề này, khảo sát đặc tính dịng-thế TFET pha tạp đối xứng chiều dài cổng khác thể hình 3.13 Để quan sát ảnh hưởng hiệu ứng cổng ngắn đến hiệu suất điện, đặc tính dịng-thế TFET đối xứng với chiều dài cổng khác hiển thị hình 3.13(a) Chiều rộng chuyển tiếp cực máng chọn 20 nm để nghiên cứu đưa chiều dài cổng tối đa để không bị ảnh hưởng hiệu ứng cổng ngắn Quan sát hình 3.13(a), việc giảm chiều dài cổng từ 120 xuống đến 40 nm làm cho dịng rị lưỡng cực tăng lên Bởi chiều dài cổng phụ thuộc vào khoảng cách máng-nguồn theo phương ngang xác định công thức Lg=2xLh+Wd, mà chiều dài cổng giảm từ 120 nm xuống đến 40 nm khoảng cách máng-nguồn theo phương ngang giảm từ 50 nm xuống đến 10nm, nên dòng rò tăng lên Ngồi hình 3.13(a) cho thấy, dịng mở bị suy giảm với tốc độ nhanh giảm chiều dài cổng xuống 80 nm Trong dịng mở TFET p-i-n thông thường không thay đổi thay đổi chiều dài cổng [42] Vậy, dòng mở TFET pha tạp đối xứng TFET pha tạp không đối xứng chiều dài cổng thay đổi có xu hướng ngược nhau, cấu trúc linh kiện chúng khác Để giải thích cho tăng dịng rị chiều dài cổng giảm hình 3.13(b) hiển thị giản đồ lượng trạng thái mở TFET đối xứng với chiều dài cổng 120 40 nm Trong hình 3.13(b) TFET có cổng dài Lg=120 nm, điện áp cổng điều khiển hai vùng chuyển tiếp nguồn riêng biệt nên điện trường vùng chuyển tiếp xuyên hầm tách biệt Đối với TFET pha tạp đối xứng có chiều dài cực cổng ngắn (Lg=40 nm), hai vùng chuyển tiếp nguồn-kênh hợp phần Ở vùng này, điện trường có hướng ngược triệt tiêu lẫn nhau, làm giảm điện trường vùng chuyển tiếp xuyên hầm Tức là, biên dạng gần lớp oxit cổng không điều khiển điện áp cổng mà bị hạn chế điện Drain Current (A/m) 59 10 -3 10 -4 10 -5 10 -6 10 -7 10 -8 10 -9 10 -10 10 -11 10 -12 10 -13 10 -14 Scaling Gate Length : Lg = 120, 80, 60, 40 nm Symmetric TFETs (a) -0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.2 Gate-to-Source Voltage (V) Source Electron Energy (eV) 0.8 0.4 : Lg = 120 nm : Lg = 40 nm 0.0 Source 1.2 Tunneling Windows -0.4 -0.8 Symmetric TFETs -1.2 On-State -1.6 -40 (b) 40 80 120 160 Distance to Left Source (nm) Hình 3.13 Đặc tính (a) dịng-thế (b) giản đồ lượng TFET đối xứng với chiều dài cổng khác trường vùng chuyển tiếp Do đó, cửa sổ xuyên hầm TFET có chiều dài cổng 40 nm nhỏ nhiều so với TFET có chiều dài cổng 120 nm nên dòng mở giảm nhanh chiều dài cổng giảm Bên cạnh hình 3.13 cho thấy, dịng mở bị suy giảm nghiêm trọng độ dốc ngưỡng giữ không đổi mức 56 mV/decade Do ảnh hưởng 60 trường vùng chuyển tiếp đến biên dạng khơng đáng kể điện trường vùng chuyển tiếp trạng thái ngưỡng nhỏ; đồng thời khơng có hiệu ứng làm mỏng hàng rào xuyên hầm gây cực máng (Drain Induced Barrier Lowering (DIBT)) Vì chiều dài cổng chiều dài kênh TFET đối xứng khác việc giảm chiều dài cổng không dẫn đến chiều dài kênh bị thu hẹp [44] Do đó, hiệu ứng cổng ngắn TFET đối xứng không liên quan đến hiệu ứng DIBT 3.6 CẤU TRÚC CHỮ Y Mặc dù TFET nghiên cứu với cấu hình pha tạp đối xứng cải thiện dịng mở dịng rị cho vật liệu có vùng cấm cao vật liệu có vùng cấm thấp, cịn tồn hạn chế việc thu nhỏ kích thước linh kiện hiệu ứng cổng ngắn gây Như phân tích trên, nguồn gốc hiệu ứng cổng ngắn ảnh hưởng đến dòng mở hợp hai điện trường có xu hướng ngược vùng chuyển tiếp Từ vấn đề này, ý tưởng thiết kế TFET dựa nguyên tắc cho điện trường không bị triệt tiêu vùng chuyển tiếp, nghĩa loại bỏ hiệu ứng cổng ngắn Để khắc phục vấn đề trên, TFET thu nhỏ với cấu trúc chữ Y hình 3.14(a) đề xuất Trong TFET chữ Y, cấu hình pha tạp đối xứng dựa chế xuyên hầm điểm Các thông số cấu trúc linh kiện thu nhỏ tương đồng với thông số TFET có cấu trúc thơng thường hình 3.1(b) Độ dày thân TFET chữ Y 20 nm; độ dày lớp oxit cổng HfO2 nm; nồng độ pha tạp nguồn 1020 cm-3 nồng độ pha tạp máng 5x1019 cm-3 Độ dày cổng 20 nm chiều dài cổng thay đổi để xem xét hiệu ứng cổng ngắn Để phân tích vật lý thiết kế linh kiện, ta khảo sát đặc tính dịng-thế TFET chữ Y với chiều dài cổng khác biểu diễn hình 3.14(b) Đồng thời đặc tính dịng-thế TFET đối xứng thông thường với chiều dài cổng 40nm vẽ lại hình 4.24(b) để dễ so sánh Quan 61 Y-Shaped TFET Source Source p p (a) Gate i Oxide Oxide n Drain Current (A/m) Drain 10 -3 10 -4 10 -5 10 -6 10 -7 10 -8 10 -9 Symmetric TFETs 10 -10 10 -11 10 -12 10 -13 10 -14 -0.6 Basic Structure (Lg = 40 nm) Y-shaped Structure (Lg = 40, 20, 10 nm) (b) -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.2 Gate-to-Source Voltage (V) Hình 3.14 (a) Cấu trúc TFET chữ Y (b) đặc tính dịng-thế TFET chữ Y sát hình 3.14(b) ta thấy, dòng rò lưỡng cực TFET chữ Y thấp so với TFET pha tạp đối xứng thông thường Do khoảng cách từ cực máng đến cực nguồn TFET chữ Y dài 90 nm Bên cạnh đó, chuyển tiếp mángnguồn bên trái bên phải cấu trúc chữ Y song song thay vị 62 Hard mask Ge Substrate Substrate (a) (b) n n Substrate Substrate (c) (d) p p p p n n Substrate Substrate (e) (f) Hình 3.15 Quy trình chế tạo TFET chữ Y trí đối diện TFET có cấu trúc thơng thường, nên vùng điện trường cao hai vùng chuyển tiếp không hợp với nghĩa khơng có triệt tiêu lẫn điện trường ngược vùng chuyển tiếp giảm chiều dài cực cổng Không hiệu ứng cổng ngắn bị triệt tiêu TFET thu nhỏ với cấu trúc chữ Y, mà chiều dài cổng giảm xuống đến 10nm Đặc biệt là, dòng mở dòng rò lưỡng cực TFET chữ Y cổng ngắn giống với TFET đối xứng cổng dài Bên cạnh 63 diện tích mặt phẳng thu hẹp, chiều dài cực cổng rút ngắn lại, điện dung cực cổng TFET giảm [45] để bù cho gia tăng sử dụng cấu trúc chữ Y Quy trình chế tạo TFET chữ Y giống quy trình chế tạo TFET thơng thường Quá trình chế tạo TFET dựa kiến trúc dọc [46] áp dụng để chế tạo TFET chữ Y với sửa đổi phù hợp thể hình 3.15 Vật liệu ban đầu wafer pha tạp nhẹ phát triển lớp epitaxy Ge mỏng, lớp epitaxy Ge phủ lớp cách điện oxit hình 3.15(a) Tiếp theo, dùng phương pháp quang khắc khử lớp oxit trung tâm wafer để hình thành cột máng mơ hình 3.15(b) Sau hình thành cột, khu vực máng xác định cách cấy vào cột máng chất bán dẫn loại n thể hình 3.15(c) Hình 3.15(d) mơ tả vùng kênh phát triển đối xứng hai bên cực máng thông qua lớp epitaxy Ge phương pháp quang khắc Đồng thời, hai cột nguồn hình thành phương pháp quang trắc hình 3.15(e), hai nguồn xác định cách cấy vào cột nguồn chất bán dẫn loại p Bước cuối kim loại hóa, điện cực cổng hình thành cách lắng đọng oxit thể hình 3.15(f) 64 KẾT LUẬN VÀ KIẾN NGHỊ Luận văn nghiên cứu cấu trúc linh kiện chế hoạt động TFET có cấu trúc pha tạp đối xứng Bên cạnh đó, đề tài khảo sát hiệu ứng có cấu trúc TFET pha tạp đối xứng đề xuất hiệu ứng cực cổng ngắn hiệu ứng chuyển tiếp cực máng hẹp Đồng thời, ảnh hưởng thông số nồng độ pha tạp máng, khoảng cách từ cực máng đến cực cổng khoảng cách máng-nguồn đến hiệu suất linh kiện nghiên cứu Luận văn sử dụng phương pháp mô linh kiện hai chiều thực dựa phần mềm MEDICI để đưa đặc tính điện giản đồ lượng trạng thái tắt-mở TFET Với nghiên cứu, đề tài so sánh đặc tính điện TFET đối xứng bất đối xứng hay TFET có thơng số linh kiện khác để từ đề xuất thiết kế tối ưu cho tham số cấu trúc linh kiện áp dụng chế xuyên hầm điểm cho TFET pha tạp đối xứng Kết cho thấy, TFET pha tạp đối xứng giúp nâng cao dòng mở giảm dòng rò lưỡng cực tốt so với TFET pha tạp bất đối xứng Mặt khác, đề tài chứng minh tính khả thi TFET pha tạp đối xứng cho vật liệu bán dẫn có vùng cấm lớn (Si) vật liệu vùng cấm nhỏ (Ge) Bên cạnh đó, nghiên cứu ảnh hưởng thông số linh kiện đến hiệu suất TFET thu số kết dòng lưỡng cực triệt tiêu hiệu khoảng cách máng-cổng 70 nm khoảng cách máng-nguồn lớn Ngoài ra, luận văn khẳng định để tránh suy giảm dòng mở gia tăng bất lợi dịng rị lưỡng cực chiều rộng chuyển tiếp cực máng TFET phải 20 nm chiều dài cổng phải 80 nm Từ kết trên, TFET chữ Y đề xuất hoàn toàn phù hợp với ứng dụng mạch điện tử cơng suất thấp Ngồi ra, thiết kế tối ưu cho tham số cấu trúc linh kiện mở rộng sang áp dụng chế xuyên hầm đường cho TFET pha tạp đối xứng 65 CÔNG TRÌNH ĐÃ CƠNG BỐ LIÊN QUAN ĐẾN LUẬN VĂN Nguyen Dang Chien, Tran Thi Kim Anh, Yu-Hsuan Chen, Chun-Hsing Shih, Device physics and design of symmetrically doped tunnel field-effect transistors, Microelectronic Engineering, vol 216, p 111061, 2019 (ISI) 66 TÀI LIỆU THAM KHẢO [1] Kang D., 1976, A historical perspective on the development of MOS transistors and related devices, IEEE Trans Electron Devices ED, vol 23, pp 655-657 [2] Đinh Sỹ Hiền, 2007, Linh kiện bán dẫn, NXB Đại học Quốc Gia TP Hồ Chí Minh [3] Sze S M., 1981, Physics of Semiconductor Devices 2nd edition, Wiley, New York [4] Chan B S., Mohd Z H and Ismail S., 2012, Low power high performances analysis of impact ionization MOSFET (IMOS) device, Proceeding of the 10th Seminar of Science & Technology 1(2), pp 7177 [5] Baba T., 1992, Proposal for Surface Tunnel Transistors, Jpn J Appl.Phys 31(4B), L455-L457 [6] Koswatta S O., Lundstrom M.S and Nikonov D.E., 2009, Performance comparison between p-i-n tunneling transistors and conventional MOSFETs, IEEE Trans Electron Devices, vol 56, pp 456–465 [7] Zhang Q., Zhao W and Seabaugh A., 2006, Low-Subthreshold-Swing Tunnel Transistors, IEEE Electron Device Letters, vol 27, pp 297-300 [8] Choi W Y., Park B G., Lee J D and Liu T J K., 2007, Tunneling field-effect transistors (TFETs) with subthreshold swing (SS) less than 60 mV/dec, IEEE Electron Device Lett., vol 28, pp 743–745 [9] Nayfeh O M., Hoyt J L and Antoniadis D A., 2009, Strained-Si1xGex/Si band-to-band tunneling transistors: impact of tunnel junction germanium composition and doping concentration on switching behavior, IEEE Trans Electron Devices, vol 56, pp 2264–2269 [10] Han R., Zhang H and Wang D., 2018, Inverted π-shaped Si/Ge Tunneling Field Effect Transistor, 978-1-5386-4441 IEEE 67 [11] Nam H., Cho M H and Shin C., 2015, Symmetric tunnel field-effect transistor (S-TFET), Curr.Appl Phys., vol 15, pp 71–77 [12] Ramaswamy S and Kumar M J., Double gate symmetric tunnel FET: investigation and analysis, IET Circuits, Devices & Systems, vol 11, pp 365-370 [13] Chen S., Wang S., Liu H., Li W., Wang Q and Wang X., 2017, Symmetric U-Shaped Gate Tunnel Field-Effect Transistor, IEEE Transactions On Electron Devices, vol 64, pp 1343-1349 [14] Kim S W., Choi W Y., Sun M C., Kim H.W and Park B G, 2012, Design Guideline of Si-Based L-Shaped Tunneling Field-Effect Transistors, Japanese Journal of Applied Physics, 51, 06FE09 [15] Wang W., Wang P.-F., Zhang C.-M., Lin X., Liu X.-Y., Sun Q.-Q., Zhou P and Zhang D.W., 2014, Design of U-shape channel tunnel FETs with SiGe source regions, IEEE Trans Electron Devices, vol 61, pp 193– 197 [16] Bagga A., Kumar A., Dasgupta S., 2017, Demonstration of a novel two source region tunnel FET, IEEE Trans Electron Devices, vol 64, pp 5256–5262 [17] Jiang Z., Zhuang Y., Li C and Wang P., 2016, Dual Sources U-shape Gate Tunnel FETs with High On-current and Steep SS, 978-1-4673-9965 IEEE [18] Dubey P.K., and Kaushik B.K., T-Shaped III-V Heterojunction Tunneling Field-Effect Transistor, IEEE Transactions On Electron Devices, vol 64, pp 3120-3125 [19] Chinni V K., Zaknoune M., Coinon C., Morgenroth L., Troadec D., Wallart X and Desplanque L., 2017, V-Shaped InAs/Al0.5Ga0.5Sb Vertical Tunnel FET on GaAs(001) Substrate With ION =433 µA.µm−1 at VDS =0.5 V, Journal Of The Electron Society, vol 5, pp 53-58 68 [20] Kao K.-H., Verhulst A.S., Vandenberghe W G., Soree B., Groeseneken G and Meyer K.D., 2012, Direct and indirect band-to-band tunneling in germanium-based TFETs, IEEE Trans Electron Devices, vol 59, pp 292–301 [21] Shih C.-H and Chien N D., 2014, Design and Modeling of LineTunneling Field-Effect Transistors Using Low-Bandgap Semiconductors, IEEE Transactions On Electron Devices, vol 61, pp 1907-1913 [22] Ford A C., Yeung C W., Chuang S., Kim H S., Plis E., Krishna S., Hu C and Javey A., 2011, Ultrathin body InAs tunneling field-effect transistors on Si substrates, Appl Phys Lett., 98(11), pp 113105 [23] Verhulst A S., Vandenberghe W G., Maex K and Groeseneken G., 2007, Tunnel fieldeffect transistor without gate-drain overlap, Appl Phys Lett., 91(5), pp 053-102 [24] Chattopadhyay A and Mallik A., 2011, Impact of a spacer dielectric and a gate overlap/underlap on the device performance of a tunnel fieldeffect transistor, IEEE Trans Electron Devices, vol 58, pp 677-683 [25] Shih C.-H and Kien N V., 2014, Sub-10-nm asymmetric junctionless tunnel field-effect transistors, IEEE J Electron Devices Soc., 2, pp 128– 132 [26] Ghosh B and Akram M W., 2013, Junctionless tunnel field effect transistor, IEEE Electron Device Lett., 34, pp 584–586 [27] Tajally M B and Karami M A., 2017, Hetero – gate – dielectric symmetric U-shaped gate tunnel FET, Superlattices and Microtructures, 110, pp 139-145 [28] Kane E O., 1961, Theory of tunneling, J Appl Phys., 31, pp 83–91 [29] Fischetti M V and Laux S E., 1996, Band structure, deformation potentials, and carrier mobility in strained Si, Ge, and SiGe alloys, J Appl Phys., 80, pp 2234–2252 69 [30] Kim D., Krishnamohan T., Smith L., Philip Wong H.-S.and Saraswat K.C., 2007, Band to band tunneling study in high mobility materials: IIIV, Si, Ge and strained SiGe, Device Res Conf., pp 57–58 [31] Tyagi M.S., 1968, Zener and avalanche breakdown in silicon alloyed pn junctions – I: analysis of reverse characteristics, Solid State Electron., 11, pp 99–115 [32] Hurkx G.A.M., 1989, On the modelling of tunnelling currents in reversebiased p-n junctions, Solid State Electron., 32, pp 665–668 [33] Butcher P N., Hulme K F and Morgan J R., 1962, Dependence of peak current density on acceptor concentration in germanium tunnel diodes, Solid State Electron., 5, pp 358–360 [34] Tyagi M S., 1973, Determination of effective mass and the pair production energy for electrons in germanium from Zener diode characteristics, Japanese Journal of Applied Physics, 12, pp 106–108 [35] Synopsys Inc., 2010, Synopsys MEDICI User's Manual, California [36] Chaturvedi P and Goyal N., 2012, Effect of gate dielectric thickness on gate leakage in tunnel field effect transistor, Proc Inter Carib Conf Devices Circuts Syst., pp 1–4 [37] Boucart K and Ionescu A.M., 2007, Double-gate tunnel FET with highκ gate dielectric, IEEE Trans Electron Devices, vol 54, pp 1725–1733 [38] Toh E.-H., Wang G H., Chan L., Samudra G and Yeo Y.-C., 2007, Device physics and design of double-gate tunneling field-effect transistor by silicon film thickness optimization, Appl Phys Lett., 90, pp 263-507 [39] Chien N D., Shih C.-H., Vinh L T and Kien N V., 2013, Quantum confinement effect in strained-Si1-xGex double-gate tunnel field-effect transistors, Proc Int Conf IC Design Tech., pp 73–76 [40] Chien N D., Shih C.-H., Chen Y.-H and Thu N T., 2016, Increasing drain voltage of lowbandgap tunnel field-effect transistors by drain engineering, Proc Int Conf Electron Inf Commun., pp 1–4 70 [41] Garg S and Saurabh S., 2017, Suppression of ambipolar current in tunnel FETs using drainpocket: proposal and analysis, Superlattice Microst., 113, pp 261–270 [42] Chien N D and Shih C.-H., 2015, Short-channel effect and device design of extremely scaled tunnel field-effect transistors, Microelectron Reliab., 55, pp 31–37 [43] Terada K., Nishiyama K and Hatanaka K.-I., 2001, Comparison of MOSFET-threshold-voltage extraction methods, Solid State Electron., 45, pp 35–40 [44] Liu L., Mohata D and Datta S., 2012, Scaling length theory of doublegate interband tunnel field-effect transistors, IEEE Trans Electron Devices, vol 59, pp 902–908 [45] Yang Y., Tong X., Yang L.-T., Guo P.-F., Fan L and Yeo Y.-C., 2010, Tunneling field-effect transistor: capacitance components and modeling, IEEE Electron Device Lett., 31, pp 752–754 [46] Vandooren A., Leonelli D., Rooyackers R., Arstila K., Groeseneken G and Huyghebaert C., 2012, Impact of process and geometrical parameters on characteristics of vertical nanowire silicon n-TFETs, Solid State Electron., 72, pp 82–87 ... tham số cấu trúc linh kiện mở rộng sang áp dụng chế xuyên hầm đường cho TFET pha tạp đối xứng Đối tượng nghiên cứu luận văn transistor hiệu ứng trường xuyên hầm có cấu trúc pha tạp đối xứng Vật liệu... chúng cần thiết Luận văn nhằm nghiên cứu vật lý linh kiện khảo sát thiết kế TFET có cấu trúc pha tạp đối xứng Cụ thể, đề tài đề xuất nghiên cứu chi tiết TFET pha tạp đối xứng dựa xuyên hầm điểm,... thước linh kiện, cấu trúc TFET phức tạp thiết kế chế tạo linh kiện Trong chương luận văn này, nghiên cứu vật lý linh kiện TFET pha tạp đối xứng có cấu trúc đơn giản bảo tồn ưu điểm TFET pha tạp đối