THIẾT KẾ VÀ THỰC THI LÕI IP PHÂN LUỒNG DỮ LIỆU TRÊN FPGA

ĐẠI HỌC ĐÀ NẴNG TRƢỜNG ĐẠI HỌC BÁCH KHOA VÕ THÀNH VĂN THIẾT KẾ VÀ THỰC THI LÕI IP PHÂN LUỒNG DỮ LIỆU TRÊN FPGA LUẬN VĂN THẠC SĨ KỸ THUẬT ĐIỆN TỬ Đà Nẵng - Năm 2017 ĐẠI HỌC ĐÀ NẴNG TRƢỜNG ĐẠI HỌC BÁCH KHOA VÕ THÀNH VĂN THIẾT KẾ VÀ THỰC THI LÕI IP PHÂN LUỒNG DỮ LIỆU TRÊN FPGA Chuyên ngành: Kỹ thuật điện tử Mã số: 60520203 LUẬN VĂN THẠC SĨ NGƢỜI HƢỚNG DẪN KHOA HỌC TS Phan Trần Đăng Khoa Đà Nẵng - Năm 2017 Lời cam đoan Tôi xin cam đoan cơng trình nghiên cứu riêng tơi, kết nghiên cứu đƣợc trình bày luận văn trung thực, khách quan chƣa để bảo vệ học vị Tôi xin cam đoan giúp đỡ cho việc thực luận văn đƣợc cám ơn, thơng tin trích dẫn luận văn đƣợc rõ nguồn gốc Đà Nẵng, ngày 25 tháng năm 2017 Lời cảm ơn Trƣớc trình bày nội dung chính, tơi xin bày tỏ lòng biết ơn sâu sắc tới TS Phan Trần Đăng Khoa tận tình hƣớng dẫn để tơi hồn thành luận văn Tơi xin bày tỏ lịng biết ơn chân thành tới tồn thể thầy cô giáo Khoa Điện tử Viễn thông, Trƣờng Đại học Bách khoa, Đại học Đà Nẵng cung cấp kiến thức điều kiện suốt trình học tập Khoa Nhân dịp xin đƣợc gửi lời cảm ơn chân thành tới lãnh đạo, đồng nghiệp Trung tâm Vi mạch Đà Nẵng gia đình, bạn bè ln bên tơi, tạo điều kiện, giúp đỡ tơi hồn thành luận văn Đà Nẵng, ngày 25 tháng năm 2017 i Mục lục Mục lục i Danh mục hình vẽ ii Danh mục bảng biểu iii MỞ ĐẦU TỔNG QUAN VỀ PHÂN LUỒNG DỮ LIỆU 3 1.1 Giới thiệu chƣơng 1.2 Khái niệm phân luồng liệu 1.3 Vai trò phân luồng liệu … 1.4 Các chức phân luồng liệu 1.5 1.4.1 Phân loại luồng liệu 1.4.2 Chính sách lƣu lƣợng 1.4.3 Định hình luồng lƣu lƣợng … 1.4.4 Lập lịch gói tin 1.4.5 Quản lý đệm 10 Kết luận chƣơng 11 CƠ SỞ LÝ THUYẾT CÁC THUẬT TOÁN LẬP LỊCH 12 2.1 Giới thiệu chƣơng …12 2.2 Thuật toán First Come First Serve … 12 2.3 Thuật toán lập lịch Max-Min …12 2.4 Thuật toán Round-Robin …14 2.5 Thuật toán Weighted Round-Robin 15 2.6 Thuật toán Deficit Round-Robin 16 2.7 Kết luận chƣơng 18 THIẾT KẾ LÕI IP PHÂN LUỒNG DỮ LIỆU 19 3.1 Tổng quan trình thiết kế .ín hiệu bus AbstractCmdInf Tín hiệu Nguồn Mơ tả input[INPUT_WIDTH-1:0] M Dữ liệu đầu vào có độ rộng bus phụ thuộc vào tham số INPUT_WIDTH output[OUTPUT_WIDTH1:0] S Dữ liệu đầu có độ rộng bus phụ thuộc vào tham số OUTPUT_WIDTH tvalid M Tín hiệu liệu tín hiệu điều khiển master hợp lệ hay không  = hợp lệ  = khơng hợp lệ tready S Tín hiệu slave sẵn sang nhận liệu tín hiệu điều khiển hay không  = sẵn sang  = không sẵn sàng RRCommand Module Round Robin Command có chức lựa chọn port đầu vào yêu cầu xử lý lệnh Việc lựa chọn port dựa ngun tắc ln chuyển vịng Hình 10: Sơ đồ tín hiệu module Round Robin Commnand Bảng 10 mô tả tín hiệu module Round Robin Command Trong bảng có sử dụng thông số parameter đƣợc định nghĩa nhƣ sau: INPUT_WIDTH Độ rộng bit liệu đầu vào OUTPUT_WIDTH Độ rộng bit liệu đầu Số lƣợng port vào yêu cầu xử lý NUM_PORTS Bảng 10: Bảng mô tả tín hiệu module Round Robin Command Tín hiệu Nguồn Mơ tả Clk Nguồn Clock Tín hiệu Clock Các tín hiệu đƣợc lấy sƣờn lên Clk Rstn Nguồn Reset Tín hiệu Reset Tín hiệu Rstn tích cực mức thấp S Nhóm tín hiệu đầu vào đƣợc định nghĩa AbstractCmdInf1 Inputs Output M Nhóm tín hiệu đầu đƣợc định nghĩa AbstractCmdInf Hình 11: Máy trạng thái module Round Robin Commnand Mô tả trạng thái Round Robin Commnand: RESET Trạng thái khởi động ban đầu WAIT_REQUEST Trạng thái kích hoạt việc lựa chọn port dựa nguyên tắc xoay vòng round robin Khi port đƣợc lựa chọn hợp lệ chuyển sang trạng thái WAIT_RESPONSE WAIT_RESPONSE Trạng thái tắt kích hoạt việc lựa chọn port thực giao thức bắt tay đầu Khi việc trao đổi lệnh đầu hợp lệ, gởi tín hiệu tready liệu cho port đƣợc lựa chọn, đồng thời chuyển trạng thái WAIT_REQUEST AXIAccessor Khối AXIAccessor có nhiệm vụ nhận lệnh truy xuất ghi đọc từ Master client, chia truy xuất đọc ghi thành truy xuất có kích thƣớc tối đa burst gởi lên bus AXI gọi truy xuất đơn vị Các truy xuất đơn vị từ Master client lên bus AXI đƣợc chia sẻ theo phƣơng pháp round robin Hình 12: Sơ đồ tín hiệu Khối AXIAccessor Bảng 11 mơ tả tín hiệu Khối AXIAccessor Trong bảng có sử dụng thơng số parameter đƣợc định nghĩa nhƣ sau: AXI_ADDR_WIDTH Độ rộng địa bus AXI AXI_DATA_WIDTH Độ rộng liệu bus AXI AXI_ID_WIDTH Độ rộng bit trƣờng số bus AXI BURST_MODE Chọn kiểu truyền theo burst hay không BURST_LEN Chiều dài burst truyền NUM_PORTS Số cổng kết nối tới khối AXIAccessor Bảng 11: Bảng mô tả tín hiệu Khối AXIAccessor Tín hiệu Nguồn Mơ tả Clk Clock Tín hiệu Clock Reset Tín hiệu Reset Rstn WrAXI M Kênh địa ghi.2 RdAXI M Kênh địa đọc.3 WrData S Kênh liệu ghi theo bus AXIS Stream4 RdData M Kênh liệu đọc theo bus AXIS Stream Nhóm tín hiệu WrCmd, RdCmd5 Nhóm tín hiệu WrSts, RdSts6 Hình 13: Sơ đồ kết nối khối AxiAccessor Hình 13: mơ tả kết nối khối khối AxiAccessor Trong đó:  Khối WrCmdAgency, RdCmdAgency : sử dụng khối CmdAgency để chia sẻ truy xuất cho việc đọc ghi  Khối Datamover: IP core Xilinx, có chức truyền liệu tốc độ cao ánh xạ địa vùng nhớ miền AXI4-Stream, sử dụng kênh MM2S S2MM hoạt động độc lập đồng thời CmdAgency Khối CmdAgency thực chức chia sẻ truy xuất lên bus AXI theo phƣơng pháp round robin Hình 14: Sơ đồ tín hiệu Khối CmdAgency Bảng 12 mơ tả tín hiệu Khối CmdAgency Trong bảng có sử dụng thông số parameter đƣợc định nghĩa nhƣ sau: DATA_WIDTH Độ rộng liệu bus AXI BURST_LEN Chiều dài burst truyền NUM_PORTS Số ngõ vào kết nối tới khối AXIAccessor BURST_MODE Chọn kiểu truyền theo burst hay khơng Bảng 12: Bảng mơ tả tín hiệu Khối CmdAgency Tín hiệu Nguồn Mơ tả Clk Clock Tín hiệu Clock Rstn Reset Tín hiệu Reset