Xử lí tín hiệu số sử dụng kĩ thuật epga

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯ Ờ NG ĐẠI HỌC KHOA HỌC T ự NHIÊN ********* XỬ LÍ TÍN HIỆU SỐ SỬ DỤNG KĨ THUẬT FPGA (Digital Signal Processes using FPGA Technique) MÃ SỔ: Q T -08-07 CHỦ TRÍ ĐỀ T À I: ĐẶNG HÙNG CẢC CÁN B ộ THAM GIA: THS ĐỎ TRƯNG KIÊN THS LÊ QUANG THẢO D *' Ị N • _ r / ^ HÀ NỘI - 2008 ỉ Báo cáo tóm tắt {tiếng Việt) a Tên đề tài, mã sá Xử lý tín hiệu sá sử dụng kĩ thuật FPGA Mã số : QT-08-07 b Chủ trì đề tài ThS Đặng Hùng, Khoa Vật lý, Trường ĐHKHTN c Các cán tham gia ThS Đỗ Trung Kiên ThS Lê Quang Thảo d Mục tiêu Itộỉ dung nghiên cứu Xây đựng quy trinh nghiên cứu sử dụng ứng dụng kĩ thuật FPGA ữong x.ử lí tín hiệu số e< Các kểt đạt ■ 01 báo VNU 2008: R adar Digital Filters Design with VHDL and FPGA * 01 chương trình mơ kỹ thuật FPGA ngơn ngữ VHDL » Oi khóa luận tốt nghiệp sinh viên khóa K49, 2008 f Tình hình kinh phí đề tài: Đã toán hết kinh phỉ đề tài Chi phí hết kinh phí tạm ứng để tài là: 20.052.500VNĐ - Th khốn chun mơn: 12.000.000VNĐ - Dịch vụ Internet 1.402.500VNĐ - Mua sắm vật tư, linh kiện điện tử 4.500.000VNĐ - Seminar khoa học 550.000VNĐ - Chi phí điện, nước, sở vật chất 800.000VNĐ - Quản lý phí 800.000VNĐ CHỦ T RÌ ĐÊ TÀI KHOA QƯẢN LÝ PGS.TS Nguyền Thế Bình ThS Đặng Hùng TRƯỜNG ĐẠI HỌC KHOA HỌC TỤ NHIÊN oV—■—- Mtêu TRƯỚNG Summary (by English) a Project, code Digital Signal Processes using FPGA Technique Code : QT-08-07 b Main responsible person MS Dang Hung, Faculty of Physics, Hanoi University o f Science (HUS), Hanoi National University c Incorporated members MS Do Trung Kien MS Le Quang Thao d Purposes and contents Reseach of PLD and VHDL e Results • 0Ỉ paper of VNƯ Journal Radar Digital Filters Design with VHDL and FPGA ■ 01 simulation program of FPGA and VHDL ■ 01 thesises of undergraduated student K49, 2008 MỤC LỤC MỤC LỤC BẢNG CHÚ GLẢI TỪ QUAN TRỌNG VÀ VIẾT TẮT MỰC TIÊU ĐỀ T Ả I CÁC KẾT QƯẢ CHÍNH LINH KIỆN LOGIC LẬP TRÌNH PLD 1.1 Tồng quan hệ thống s ố 1.2 Cơ mạch điện PLD 10 1.3 CPLD 12 1.4 FPGA (Field-Programmable Gate Array) 14 Ngôn ngừ mồ tả phần cứng VHDL .19 2.1 Các ưu điểm VHDL 19 2.2 Cấu trúc mơ hình hệ thống mơ tả VH DL 22 Thiết kế lọc số rađa với kỹ thuật V H DL 24 3.1 Khái niệm lọc chiều dài hữu hạn FIR (Finite Impulse Response) 24 3.2 Lưu đồ thiết kế VHDL 25 3.3 Thiết kế lọc đùng FDAtool chương trình mơ ModelSím 26 KẾT LUẬN 29 TÀI LIỆU THAM KHẢO 30 PHỤ LỤC 31 TỚM TẲT CÁC CƠNG TRÌNH NGHIÊN cứu CỬA CẢ NHÂN 36 SCIENCE PROJECT 37 PHIÊU ĐẢNG Kí KẾT QUẢ NGHIÊN c ứ u KHOA HỌC 38 BẢNG CHÚ GIẢI T Ừ QUAN TRỌNG VÀ VIẾT TẮT ASIC Application-Specific Integrated Circuit Mạch tích hợp chuyên dụng PLD Programmable Logic Device Linh kiện logic lập trinh CPLD Complex Programmable Logic Device Linh kiện logic lập trình phức hợp FPGA Field Programmable Gate Array Mảng cổng logic lập trình VHDL VHSIC Hardware Description Language Ngôn ngữ mô tả phần cứng VHSIC VHSIC Very High Speed Integrated Circuits Mạch điện tích hợp tốc độ cao PLA Programmable Logic Array PAL Programmable Aưay Logic OTP One-Time Programmable M ƯCTIÊƯ ĐÈ TÀI Mạch tích hợp chuyên dụng ASIC (Application-Specific Integrated Circuit): mạch linh kiện đại, gồm loại PLD, CPLD, FPGA Các công nghệ ưa chuộng nhất, với chương trình phần mềm thiết lập, tạo nên mạch điện tử số phần cứng mạch Giải pháp phẩn mềm, thực thành phẩn cứng Vì thế, vừa có độ linh động vi xử lí, DSP, vừa giải vấn đề tốc độ Ngôn ngữ VHDL (VHSIC Hardware Description Language, VHSIC - Very High Speed Integrated Circuits) ngôn ngữ mồ tả phần cứng, mô tả hành vi mạch điện từ số, mà chắn phần cứng từ PLD thực tương tự Các chương trình VHDL biên địch nạp vào linh kiện PLD để tạo thảnh mạch điện tử số tương ứng Vỉ thế, với chương trinh VHDL khác nhau, với linh kiện PLD tái lập trình, ta có nhiều mạch điện khác xây dựng bo mạch, hồn tồn khơng phải thay linh kiện Đó ưu điểm bật linh kiện PLD Cơng việc đề tài tập trung vào tìm hiểu loại linh kiện PLD tìm hiểu cách viết chương trình VHDL, tìm đường ngắn hiệu để đẫn tới vận hành linh kiện PLD Từ tìm cách phát triển phịng thí nghiệm PLD Bộ mơn Vật lí Vơ tuyến Nhân dịp này, xin trân trọng cảm ơn Đại học Quốc gia Hà nội, Ban Giám hiệu, Phòng Khoa học Cơng nghệ, Phịng Kế hoạch tài vụ, Ban chủ nhiệm Khoa Vật ỉý Trường Đại học Khoa học Tự nhiên giúp đỡ tạo điều kiện mặt tài thủ tục khác suổt thời gian làm đề tài Xin trân trọng cảm om CÁC KÉT QƯẢ CHÍNH LINH KIỆN LOGIC LẶP TRÌNH PLD 1.1 Tổng quan hệ thếng số Phân ỉoại hệ thống số sau: Hình / / Tổng quát hệ thống sổ Hệ thống số chia thành loại chính: - Các IC logic chuẩn thông thường (Standard logic), thuộc linh kiện họ TTL, CMOS, ECL phổ biến Hiện nay, CMOS ưa chuộng hom tiêu thụ cơng suất thấp Tuy nhiên, hệ thống TTL phổ biến - Vi xử lí DSP (Microprocessor and DSP): hệ thống hồn chỉnh, thực nhiệm vụ với chương trình phần mềm điều khiển Ưu điểm bật tính linh động, thay đồi phần mểm thay đổi thuật toán phần cứng Tuy nhiên, ẩn chứa nhược điểm, tốc độ Nếu ta thực giải pháp phần cứng trực tiếp ln có tốc độ nhanh giải pháp phần mềm - Mạch tích hợp chuyên dụng ASIC (Application-Specific Integrated Circuit): mạch linh kiện đại, gồm loại PLD, CPLD, FPGA Các cơng nghệ mạch ưa chuộng nhất, với chương trình phần mềm thiết lập, tạo nên mạch điện tử sổ phần cứng mạch Giải pháp phần mềm, thực thành phẩn cứng Vì vừa có độ linh động vi xừ lí, DSP, vừa giải vấn đề tốc độ • PLD, số trường hợp gọi FPLD (Field-Programmable Logic Devices) cấu hình theo ý muốn để tạo thành mạch điện nào, dù ỉà từ cổng logic mạch điện tử số phức tạp • Gate Array: mạch điện ƯLSI (ultra-large scale integration), mạch tích hợp cỡ siêu lớn có hàng trăm ngàn cổng logic Các hàm logic thực băng cách kết nối cổng bàn với Việc thiết lập kết nối thực mặt nạ, giống trường hợp MROM Vì thế, mảng gate gọi MPGA (Mask Programmed Gate Array) Gate Array rè so vái mạch PLD, việc chế tạo đặt chế tạo mặt nạ trực tiếp tốn thời gian Vì thế, hình thành công nghệ LPGA (Laser PGA), sử dụng chùm tia laser để cắt kết nối không sử đụng trước đóng gói mạch thành chip Cơng nghệ giảm thiểu công đoạn chế tạo mặt nạ tổn giảm thời gian hàng tuần xuống cịn vài ngày • Standar Cell: khối logic định nghĩa chức tnrớc, kết nối chúng lại với thành mạch điện cần thiết kế Bàn thiết kế cell thiết kế trước lưu thư viện liệu Khi cần cần ráp chúng lại với kết nối cỏ tương thỉch Giá thành thiết kế đắt so với MPGA Ngoài cung cần tốn nhiều thời gian cho việc tạo mặt nạ kết cho cell Ưu điềm cùa Standard Cell so với Gate Array chỗ khối chức cell cỏ độ tích hợp nên mạch tổng thể nhỏ nhiều so với gate array rời rạc Vì có tốc độ hoạt động cao giá thành phần giảm • Full-custom: lựa chọn định công nghệ ASIC Theo tên gọi, loại mạch mà linh kiện ừansistor, điện trờ, tụ điện dây hồn tồn chủ động thiết kế bời người thiết kể IC Những thiết kế địi hỏi tổn cơng sức, thời gian tốn Nhưng bù lại, thiết kế xong, mạch có tốc độ hoạt động tối ưu nhất, đặc biệt tính nhỏ gọn tối ưu hóa linh kiện Tính nhỏ gọn lại gẳn liền với độ tích hợp cao Chi tiết PLD - Linh kiện logic khả trinh Sự phát triển PLD liên tiếp suổt 30 nãm gần Với PLD có khoảng vài trăm cổng logic, với chi có vài đầu vào vả đầu Hiện linh kiện tích hợp hàng triệu cổng logic, số đầu vào lên đến hàng trăm PLD cũ thường chì cấu hình lần Nểu chương trinh thay dối cần bỏ linh kiện PLD cũ, thay vào !à IC PLD Nhưng nay, PLD cấu hinh nhiều lần Nói chung, PLD chia thành loại: - SPLD (Simple Programmable Logic Device): linh kiện logic đơn giản lập trình - CPLD (Complex Programmable Logic Device): linh kiện logic phức tạp lập trinh - FPGA (Field Programmable Gate Array): Mảng cổng logic lập trình Sự phân biệt CPLD FPGA mờ nhạt, chúng thường đề cập chung HCPLD (High-capacity Programmable Logic Devices) Sự phân biệt SPLD HCPLD số lượng cổng logic Với SPLD, sổ lượng cổng cỡ 600 cổng Trong với HCPLD có hàng nghìn, chí hàng trăm nghìn cổng Các kết nối (interconnection) SPLD hơn, Vì SPLD đan giản rẻ Vì thế, với ứng đụng đơn giàn SPLD lựa chọn thích hợp Cịn với ứng dụng u cầu tính phức tạp cao, HCPLD cần thiết Trong phân ioại SPLD, kể đến linh kiện PLD thời đầu Đây ià linh kiện lập trình lần OTP (one-time programmable) Các cầu (fuse) thực kết nối cổng AND OR để thực hàm logic Nói chung, tuân theo cơng nghệ PROM, gọi PLA (Programmable Logic Array) Với hệ không ưa chuộng, PAL (Programmable Array Logic) đời PAL sử dụng kết cầu chì, sau dựa phát triển đựa EPROM, EEPROM CPLD thiết bị tổ hợp mảng PAL i chip Mỗi khối logic (PAL) thân có AND kết nối OR cố định Mỗi khối logic gọi macroceỉỉ Khi yêu cầu cao hơn, có thêm flip-flop để hình thành ghi FF dùng D, JK, T, SR trigơ CPLD linh kiện không bay hơi, dùng EPROM, EEPROM, flash Chủ yểu sử dụng EEPROM nên CPLD xóa tái lập trình FPGA cỏ thêm số đặc tính khác biệt Chúng chửa nhiều mơđun logic nhỏ, độc lập lập trinh nối với để tạo thành chức lớn Hầu hết FPGA cỏ LƯT (look-up table) để tạo hàm logic LƯT gần tương tự bảng chân lí Các mơđun cịn chứa thêm ghi Các môđun không nối trực tiếp vào chân I/O Các chân I/O vào khối logic theo kết nối xác định lập trình Các cơng nghệ đùng FPGA: SRAM, flash, cầu thuận nghịch (antifuse) SRAM sử dụng nhiều Mơ hình FPGA sau: 9 g* signal, from sensor Signal after 10-tap FIR use as Low Pass Filter ĩ ■2 Ề1 < 0, 40 20 80 60 100 Sample Number Hình ỉ Hình ánh tín hiệu trước sau qua ỉọc tần thấp ỉ mắt lọc Signal = 0.125 *Reađing(n) + 0.125*Reading(n-1) + 0.12 5*Reading(n-2) + 0.125*Reading(n-3) + 0.125*Reading(n-4) + 0.125*Reađing(n-5) + 0.125 *Reading(n-6) + 0.125*Reading(n-7) h[n] = [1/8, 1/8, 1/8, 1/8,1/8, 1/8,1/8, 1/8] Số mắt lọc hệ số cùa iọc định hoạt động cấu trúc lọc Việc thiết kế lọc việc định số mắt lọc hệ sổ 3.2 Lưu đồ t h iế t kế VHDL Như trình bày trên, ứng dụng VHDL mơ tả mạch điện tử số Từ mô tả biên dịch đặt vào, dây linh kiện PLD Các bước thực cùa quy trình hình 3.2 VHDL entry (RTL level) I Compilation Netlist (Gate level) I Synthesis Optimization Optimized Netlist (Gate level) Simulation Place & Route Physical Devices Simulation Hình 3.2 Quy trình thiết kế mạch dùng VHDL vù FPGA 25 Khởi đầu việc thiết kế viết mã VHDL ( VHDL entry), file ghi lại dạng.vM Đước biên dịch (icompilation), trình biến đổi ngơn ngữ bậc cao VHDL dạng mức chuyển giao ghi {Register Transfer Level - RTL) sang dạng netỉist cổng logic Bưởc tối ưu hóa (optimization) netlist theo yếu tổ tốc độ hay diện tích sừ đụng Với cơng đoạn này, thiết kế đưa vào mơ phịng (simulation) để qua sát tối ưu Cuối nạp đoạn mã biên dịch vào mạch vật lí bo mạch FPGA {place and route) 3.3 Thiết kế lọc dùng FDAtool chutmg trình mơ ModelSim Theo quy trình ta thấy, việc thiết kế bắt đầu với viết code VHDL Với cấu trúc mạch phức tạp, code dài vả phức tạp Nếu ta bắt tay vào nghiên cứu cấu trúc thuật toán diễn giải thành câu lệnh có ưu điểm thấu hiểu rõ cẩu trúc đoạn mã Nhưng nhược điểm lớn tốn thời gian không hiệu Một công cụ Matlab quen thuộc FDATool cho phép ta thiết kế lọc trực quan dễ dàng Các lọc hình thành quan ừọng phát mã VHDL Cũng việc viết website, xu sử dụng cơng cụ có sẵn biên dịch tệp html thực theo kiểu viết câu lệnh html Bộ lọc thông thấp thiết kế có thơng số sau: o Tần số lấy mẫu, Sampling Frequency Fs = 48 kHz, o Tần sổ kết thúc dải thông, End of Pass-band Fpass = 9.6 kHz, o Tần số bắt đầu dải chặn, Begin of Stop-band Fs = 12 kHz; o Độ nhấp nhô dải thông, Pass-band ripple Apass = dB, o Độ suy giảm dải chặn, Stop-band attenuation Astop=80 dB Đặc tuyến tần số hình 3.3 Chú ý ưu điểm cùa thiết kế lọc dùng FDAtool cho phép ta dễ dàng thay đổi thông số cấu trúc cùa lọc Sau lượng từ hóa hệ số, lối vào/lối cấu trúc nội lọc, phát mã VHDL sử dụng chương trình Test Bench đểchạy mơ hoạt động theo quy trình đưa Models im công cụ tốt để thực nhiệm vụ 26 *Mag íđB) » Apass A F I I Stop F stop pass P s/2 f {H z) Magnitude Response (dB) Ỉ I ■I I t Frequency (Kl-te) Hình 3.3 Cấu trúc đặc tuyển tần sổ lọc số Thiết kế tạo mơ hình lọc có lối vào: elk, clkjenable, reset, data in lối data out Chú ý đường datajn_gen phát liệu dùng cho việc chạy thừ test bench, đường delayjpipeUne data injgen cho đòng data_in data_out Ir* 862 data n gen 0000030000000050outM repiB " ' 'jdM oụt0000000000000000 OOGODOỌOOQOOOŨỌP _ ỌOOOỌOOOQQQOQÍXIỌ ocooọooooooooopodata cut ' đaa dOOOOũOCC-OOOOOOũO output register process clk nen • c lK CIK •o' 00000Mopoõọoqo resel o u u t r e g is t e r 0000000000000000 oulputjypeconveit elk enable delay pipeline, process •/I elk •0 M, L e lk 00000000000Q00Q0 e n a b le c h la jn £ i ỈTmh 3.4 Xíơ hình đưìmg tin hiệu cua hộ lọc 27 KÉT LUẬN So sánh với mục tiêu đề để tài, kểt thu chúng tơi hồn thành mục tiêu đề ra, Các kết gồm có: ■ 01 báo VNU, báo cáo Tiểu ban Vật lí, 2008: Radar Digital Filters Design with VHDL and FPGA ■ Tìm hiểu FPGA, đưa quy trình tối ưu cho việc thiết kể FPGA ■ Tìm hiểu sử dụng thành thạo cơng cụ VHDL ■ Đưa chương trình mơ thiết kế lọc sổ dùng cho rađa ■ 01 khóa luận tốt nghiệp sinh viên khóa K49, 2008 Tuy nhiên, việc thiết kế cần tiểp tục ưiển khai bo mạch FPGA mà nhà trường trang bị Ý nghĩa thực tiễn đề tài chuẩn bị tổt cho việc triển khai phịng thí nghiệm linh kiện lập trình PLD Đấy loại phịng thí nghiệm ừiển khai nhiều trường đại học ừong nước 29 TÀI LIỆU THAM KHẢO [1] Steven w Smith, The Scientist and Engineer's Guide lo Digital Signal Processing, California Technical Publishing, ISBN 0-9660176-3-3, 1997 [2] Douglas L Perry, VHDL Programming by Example, Fourth Edition, McGrawHill, 2002 [3] Volnei A Pedroni, Circuit Design with VHDL, MIT Press, Massachusetts Institute o f Technology, 2004 [4] H Bochnick, w Anheider, FIR Filter Design using Verilog and VHDL, Proceedings of the NATO Advanced Study Institute on Fundamentals and Standards in Hardware Description Languages II, Ciocco, Barga, Italy, 1993 [5] Bob Zeidman, Introduction to CPLD and FPGA Design, The Chalkboard Network 30 PHỤ LỤC Bài báo Tạp chí VNU Do Trung Kien1, Nguyen Due Thang', Bach Gia Duong2, Radar Digital Filters Design with VHDL and FPGA, VNU 2008 (Hiện dang trình in ấn) Photocopy bìa luận văn Đại học thực theo hướng đề tài Khóa luận Đại học: • Nguyễn Trọng Anh, K49 Vật lý, Tổng quan linh kiện logic khả trình, 2008 Điểm khóa luận: 9.0 31 Radar Digital Filters Design with VHDL and FPGA Do Trung Kien”, Nguyen Due Thang1, Bach Gia Duong2 }Faculty o f Physics, College o f Science 2Research Center for Electronics and Telecommunication, College o f Technology Vietnam National University Abstract A set of FIR digital filters with different specifications is created by the FDATool of the Matlab environment VHDL codes are then generated and verified with a test bench Another method of filter design is to write VHDL codes in the Model Sim simulation environment Advantage of the way is code writing depend on acknowledgment of filter structure VHDL codes then can be compiled, placed and routed into FPGA devices The results of this paper are necessary for process of design and fabrication of radio frequency navigation digital filters using Field Programmable Gale Arrays Keywords: Radar digital filter, FIR, HR, VHDL, FPGA Introduction Digital signal processing (DSP) finds innumerable applications in the fields of audio, video, and communications Digital filters, one of DSP cores, are a important part of radar signal processing such as matched filters, IF filters There are two types of digital filters called Finite Impulse Response {FIR) and Infinite Impulse Response ỤIR) using techniques of convolution and recursion, respectively [1] VHDL is a hardware description language that stands for VHSIC Hardware Description Language (VHSIC - Very High Speed Integrated Circuits) It describes the behavior of an electronic circuit or system, from which the physical circuit can be implemented The main application of VHDL is in the field of Field Programmable Gate Array (FPGA) [2-5] Our work concentrates on the analysis of the FIR structures and using the FDAtool of Matlab environment and then VHDL code to design and create the FIR filters These resultant codes are ready for the place and routine on FPGA devices Theories of niters and VHDL design flow (1,3,4) Concepts of the FIR For a large variety o f applications, digital filters are usually based on the following relationships between the filter input sequence x(n) and the filter output sequence y(n) [3-4]: y ( n ) = £ Ot Xị n - k) - ]T b - j) (0 *=0 I-1 Equation (1) is referred to as a linear constant coefficient difference equation Two classes of filters are FIR and HR that mentioned in tile introduction A discrete signal x(n) can be expressed as: t (n ) = £ r( m )'( n - m ) m■ f Where S(n-m) is impulse sequence ỗ(n) delayed by m The signals and systems that we deal with are linear and time invariant, where both superposition and shifi-invariance apply If the input is a unii 32 impulse Sịn) the resulting output response is h(n), h(n) is designated as the impulse response Then x(m)S(n-m) x(m)h(n-m) by the shift-invariance property Using (2), the response becomes: y(n)= Yi x( m) h{n- m) m ac Letting k = n-m yields: y{n) = ỵ h{k)x(n k= » k) This convolution equation is very useful for design of FIR filter since we can approximate it with a y{n) = £ h(k)x{n - k) (3) ề=u (1) reduces to (3) with ak = h(k) and bj = To understand the FIR filter, we can consider an example of a low changed signal plus with a random rapid noise When using an 8-tap FIR filter, we can create a low pass filter (Figure ]) finite number of terms, or: Signal = 0.125*Reading(n) +0.125*Reading(n-]) + 0.125*Reading(n-2) + 0.125*Reading(n-3) + 0.125*Reading(n-4) + 0.l25*Reading(n-5) + i 25*Reading{n-6) + J25*Reading(n-7) h[n] = [Ị/8, Ỉ/8, Ỉ/8, 1/8, 1/8, ỉ/8, Ỉ/8, i/8] Fig.l * Example of 8-tap FIR filter The number of taps and the values o f the coefficients determine the filter’s operation Designing the filter is just a case of deciding how many taps and choosing the coefficients VHDL Design Flow Ị23] As mentioned above, one of the major utilities of VHDL is that it allows the synthesis of a circuit in the FPGA The steps followed during such a project are summarized in Figure We start the design by writing the VHDL code, which is saved in a file with the extension vhd The first step S y n th esis I in the synthesis process is compilation That is the conversion of the high-level VHDL language, which describes the circuit at the Register Transfer Level (RTL), into a netlist at the gate level The second step is optimization, which is performed on the gate-level netlist for speed or for area At this stage, the design can be simulated Finally, a place-and-route (filter) software will generate the physical layout for a FPGA chip Fig-2 - V H D L design flow Filter design with FDAtool and ModelSim Using FDA tool of Matlab language, we setup the specification for a lowpass filter as follow: ° Sampling Frequency Fs = 48 kHz, End of Pass-band Fpass = 9,6 kHz, Begin of Stop-band / = kHz; Pass-band ripple Apass = dB, ° Stop-band attenuation Astop=80 dB The frequency characteristic of this filter is show in Figure We note that the remarkable advantage of FDAtool filter design is in which we can easily change structure and parameters of filter 33 'M m (dB) * Ỉ A "%L FL Magntude Reiponse (dB) F8/2~ ,h” 'Í F*«qu«ncy(M> Fig.3 - Frequency characteristic of designed lowpass filter After quantize parameters of coefficients, input / output and filter internals, we generate VHDL code and Test Bench file for the filter Follow the instruction in Figure 2, before place and route to physical devices, we need to check the VHDL code by some tools of simulation ModelSim is referred as very powerful software for compilation and simulation o f VHDL This process creates a model of a filter that has four inputs: elk, clk enable, reset, data in and one output: data out (Figure 4) Note that the da(a_in_gen generates the data for the test bench process, delay_pipeline and output register are processes for data in and data out flows The waveforms of inputs and output of the filter are shown in Figure The pane has five waves of four inputs and output but the waves of data in and data out illustrated in digital form However, digital forms are not easily readable forms Therefore, the data in and data out are changed to analog form in Pane and Pane Due to analog shapes of two curves, we can realize the effect of lowpass filter is removes the components of high frequencies The curve of data in is very fluctuating but that of data out is more smoothing That means the filter removed the high frequencies from 9.6 kHz Moreover, the amplitude o f curve of data_out is in range of -574 to +575 while that of d a ta jn is in range o f -32768 to +32767 This is also due to rejection of components of high frequencies w«i n.v*" \_nge ou10000>:0000XK».l0 OOQOrK*:fJOOOOOirf>0 ajOOOMHUHIWOGP OX)OCOQOO.XyHlOOm.*4 s V) ,rK>*V>*Y>.irfW