hiết kế khối ổn áp LDO cho ứng dụng thẻ NFC sử dụng công nghệ mạch tích hợp CMOS TSMC180NM

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - NGUYỄN VĂN LONG THIẾT KẾ KHỐI ỔN ÁP LDO CHO ỨNG DỤNG THẺ NFC SỬ DỤNG CƠNG NGHỆ MẠCH TÍCH HỢP CMOS TSMC180NM LUẬN VĂN THẠC SĨ KHOA HỌC CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC: TS PHẠM NGUYỄN THANH LOAN Hà Nội – 2016 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - NGUYỄN VĂN LONG THIẾT KẾ KHỐI ỔN ÁP LDO CHO ỨNG DỤNG THẺ NFC SỬ DỤNG CƠNG NGHỆ MẠCH TÍCH HỢP CMOS TSMC180NM LUẬN VĂN THẠC SĨ KHOA HỌC CHUYÊN NGÀNH KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC: TS PHẠM NGUYỄN THANH LOAN Hà Nội – 2016 CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc BẢN XÁC NHẬN CHỈNH SỬA LUẬN VĂN THẠC SĨ Họ tên tác giả luận văn: Nguyễn Văn Long Đề tài luận văn: THIẾT KẾ KHỐI ỔN ÁP LDO CHO ỨNG DỤNG THẺ NFC SỬ DỤNG CÔNG NGHỆ MẠCH TÍCH HỢP CMOS TSMC180NM Chuyên ngành: Kỹ Thuật Điện Tử Mã số SV: CB130530 Tác giả, Người hướng dẫn khoa học Hội đồng chấm luận văn xác nhận tác giả sửa chữa, bổ sung luận văn theo biên họp Hội đồng ngày 31/3/2016 với nội dung sau: - Thống cách gọi khối khuếch đại sai khác (error amplifier) trang 12 trang 14 - Sửa lại tả cơng thức 1.3 Efficiency - Đồng hình ảnh khối điều khiển trở kháng (hình 2.16) - Chỉnh lại giãn cách hình Ngày 25 tháng năm 2016 Giáo viên hướng dẫn CHỦ TỊCH HỘI ĐỒNG Tác giả luận văn Mục Lục Mở đầu Chương Tổng Quan 1.1 Giới thiệu ứng dụng truyền thông NFC 1.2 Mơ hình tổng qt hệ thống 10 1.3 Cấu trúc, hoạt động, yêu cầu cho khối ổn áp tuyến tính LDO 10 1.3.1 Điện áp rơi 13 1.3.2 Hiệu suất 14 1.3.3 Các tham số ổn áp 14 1.3.4 Tham số phụ thuộc nhiệt độ 16 1.3.5 Hệ số loại trừ tạp âm nguồn 16 1.3.6 Tham số đánh giá độ ổn định mạch hồi tiếp âm 18 1.4 Yêu cầu cho mạch LDO 20 1.5 Kết luận 21 Chương Mơ hình mạch LDO đề xuất 22 Cấu tạo, hoạt động transistor hiệu ứng trường MOSFET 22 2.1.1 Cấu tạo MOSFET 23 2.1.2 Hoạt động MOSFET 24 2 Cấu trúc hoạt động mạch đề xuất 26 2.2.1 Mạch tạo điện áp tham chiếu sử dụng MOSFET 27 2.2.2 Phương pháp bù tần số hệ hồi tiếp âm 33 2.2.3 Phân tích mạch LDO đề xuất 37 Kết luận 41 Chương Thực thiết kế kết 43 Thực thiết kế mạch tạo điện áp tham chiếu sử dụng MOSFET 44 3.1.1 Khảo sát phụ thuộc vào nhiệt độ điện áp lớp tiếp giáp p-n transistor MOSFET 44 3.1.2 Thực thiết kế mạch tạo điện áp tham chiếu sử dụng MOSFET 47 Khảo sát vai trò bù tần số cấu trúc điều khiển trở kháng đề xuất 57 3 Khảo sát kết mô sau layout mạch LDO 61 3.3.1 Khảo sát tham số phụ thuộc điện áp đầu vào nguồn/ tải 63 3.3.2 Khảo sát phụ thuộc điện áp đầu vào nhiệt độ 65 3.3.3 Khảo sát hệ số loại bỏ tạp âm nguồn PSRR 66 3.3.4 Khảo sát hoạt động mạch đề xuất miền thời gian 68 Bảng so sánh kết mạch đề xuất với cấu trúc LDO khác 70 Kết luận 72 Kết Luận 73 Tài liệu tham khảo 74 Danh sách hình vẽ Hình 1.1 Hoạt động hệ thống truyền thông NFC .8 Hình 1.2 Các chế độ truyền thông NFC Hình 1.3 Mơ hình tổng qt hệ thống cảm biến 11 Hình 1.4 Sơ khối chức thẻ giao tiếp NFC 11 Hình 1.5 Mơ hình tối giản mạch LDO 12 Hình 1.6 Đặc tính điện áp vào-ra mạch ổn áp LDO TPS76733 [6] 13 Hình 1.7 Đặc tính điện áp vào – mạch LDO [10] 15 Hình 1.8 Đặc tính dịng tải – điện áp đầu mạch LDO [10] 15 Hình 1.9 Ảnh hưởng điện áp đầu vào tới điện áp đầu mạch LDO [11] 17 Hình 1.10 Hệ số PSRR vùng tần số từ 10 Hz – 10 Mhz [11] 17 Hình 1.11 Mơ hình hệ hồi tiếp âm [12] 18 Hình 1.12 Đồ thị bode hệ a) không ổn định, b) ổn định [12] 19 Hình 1.13 Đáp ứng đầu mạch hồi tiếp âm ứng với trường hợp độ dự trữ pha khác [13] 20 Hình 2.1 Cấu tạo N-MOSFET [16] 23 Hình 2.2 Kí hiệu NMOS PMOS [16] 23 Hình 2.3 Hoạt động MOSFET [16] 24 Hình 2.4 Đặc tuyến hoạt động MOSFET [17] 25 Hình 2.5 Mơ hình mạch LDO đề xuất 26 Hình 2.6 Mơ hình ngun lý mạch tạo điện áp tham chiếu [2] 27 Hình 2.7 Mơ hình mạch tạo điện áp có hệ số phụ thuộc nhiệt độ dương [19] 29 Hình 2.8 Mơ hình ngun lý mạch tạo điện áp tham chiếu [19] 30 Hình 2.9 So sánh kích thước layout BJT (phía trên) MOS (phía dưới) cơng nghệ CMOS TSMC180nm 31 Hình 2.10 Mơ hình mạch điện áp tham chiếu đề xuất 32 Hình 2.11 Mơ hình mạch khuếch đại đa tầng [20] 33 Hình 2.12 Vị trí điểm cực đồ thị Bode biên độ pha [14] 34 Hình 2.13 Ví dụ vê mạch khuếch đại thuật toán [15] 35 Hình 2.14 Đồ thị Bode mạch OpAmp [15] 36 Hình 2.15 Cách thức bù tần số cho hệ hồi tiếp âm (đường nét mờ) [15] 36 Hình 2.16 Mơ hình ngun lý mạch LDO đề xuất 37 Hình 2.17 Mơ hình mạch OpAmp dùng khối LDO 38 Hình 2.18 Vị trí điểm cực mơ hình tín hiệu nhỏ mạch LDO 39 Hình 2.19 Phần diện tích tụ điện (CAP) layout mạch LDO (kích thước 120µm 220µm)ứng với cơng nghệ TSMC180 nm 40 Hình 3.1 Quy trình thiết kế vi mạch tương tự [3] 43 Hình 3.2 Khảo sát điện áp VBS lớp tiếp giáp p-n MOSFET 180nm 45 Hình 3.3 Khảo sát phụ thuộc vào nhiệt độ điện áp lớp phân cực thuận VBS0 VBS1 46 Hình 3.4 Sự phụ thuộc điện áp VBS theo điện áp nguồn Vdc 46 Hình 3.5 Mạch tạo điện áp tham chiếu BGR sử dụng MOSFET 48 Hình 3.6 Mơ hình mạch khuếch đại OpAmp 49 Hình 3.7 Mạch tạo điện áp phân cực (khối BIAS) cho nguồn dịng OpAmp 50 Hình 3.8 Hệ số khuếch đại điện áp miền tần số 51 Hình 3.9 Dòng tiêu thụ OpAmp ứng với mức điện áp nguồn cấp từ – 3.3V 51 Hình 3.10 Mơ hình mạch khởi động (start up) cho mạch tạo điện áp tham chiếu 52 Hình 3.11 Mơ hình mạch kiểm tra khối tạo điện áp tham chiếu 53 Hình 3.12 Đồ thị biểu diễn phụ thuộc điện áp đầu với điện áp nguồn cấp đầu vào 54 Hình 3.13 Sự phụ thuộc điện áp đầu vào nhiệt độ 55 Hình 3.14 Đáp ứng đầu mạch tạo điện áp tham chiếu theo đầu vào miền thời gian ứng với trường hợp điện áp đầu vào thay đổi từ – 3.3V 56 Hình 3.15 Đáp ứng đầu mạch tạo điện áp tham chiếu theo đầu vào miền thời gian ứng với trường hợp điện áp đầu vào thay đổi từ – 3.3V 56 Hình 3.16 Mạch LDO đề xuất 58 Hình 3.17 Đặc tuyến pha đặc tuyến biên độ hàm truyền hệ mở ứng với chế độ không tải mạch LDO không sử dụng khối điều khiển trở kháng 59 Hình 3.18 Đặc tuyến pha đặc tuyến biên độ hàm truyền hệ mở ứng với chế độ có tải mạch LDO không sử dụng khối điều khiển trở kháng 59 Hình 3.19 Đặc tuyến pha đặc tuyến biên độ hàm truyền hệ mở ứng với chế độ không tải mạch LDO có sử dụng khối điều khiển trở kháng 60 Hình 3.20 Đặc tuyến pha đặc tuyến biên độ hàm truyền hệ mở ứng với chế độ có tải mạch LDO có sử dụng khối điều khiển trở kháng 61 Hình 3.21 So sánh diện tích layout mạch LDO sử dụng BJT tụ bù tần số (phía trên) mạch LDO sử dụng MOSFET mạch 62 Hình 3.22 Mơ hình mạch kiểm tra khối LDO đề xuất 63 Hình 3.23 Sự phụ thuộc điện áp đẩu với nguồn đầu vào hai trường hợp khơng tải (phía trên) dịng tài cực đại (phía dưới) 64 Hình 3.24 Sự phụ thuộc điện áp đẩu với dòng tải ứng hai trường hợp điện áp đầu vào 2V (phía trên) 3.3 V (phía dưới) 64 Hình 3.25 Đặc tuyến điện áp đầu nhiệt độ chế độ không tải ứng với điện áp đầu vào 2V (hình trên) 3.3 V (hình dưới) 66 Hình 3.26 Đặc tuyến điện áp đầu nhiệt độ chế độ dòng tải cực đại ứng với điện áp đầu vào 2V (hình trên) 3.3 V (hình dưới) 66 Hình 3.27 Hệ số PSRR mạch LDO chế độ không tải 67 Hình 3.28 Hệ số PSRR mạch LDO chế độ dòng tải cực đại 67 Hình 3.29 Hoạt động mạch LDO đề xuất miền thời gian 69 Hình 3.30 Hoạt động mạch LDO đề xuất miền thời gian 69 Hình 3.31 Thiết kế LDO giai đoạn đầu 70 Danh sách bảng biểu Bảng 1-1 Yêu cầu mạch LDO ứng dụng NFC 20 Bảng 2-1 Phương trình đặc tính MOSFET 25 Bảng 2-2 Bảng ảnh hưởng tham số theo nhiệt độ 28 Bảng 3-1 Yêu cầu cho mạch tạo điện áp tham chiếu BGR 47 Bảng 3-2 Yêu cầu cho khuếch đại thuật toán mạch BGR 50 Bảng 3-3 Hệ số phụ thuộc nhiệt độ TC trường hợp hoạt động mạch LDO đề xuất 65 Bảng 3-4 Hệ số PSRR tần số 13.56 MHz ứng với trường hợp hoạt động LDO 68 Bảng 3-5 Bảng so sánh tham số hoạt động hai thiết kế LDO hai giai đoạn 71 Bảng 3-6 Bảng so sánh LDO đề xuất thiết kế khác 72 Bảng thuật ngữ từ viết tắt Từ viết tắt Ý nghĩa RFID Radio Frequency Identification NFC Near Field Communication LDO Low Dropout Voltage BJT Bipolar Junction Transistor MOSFET Metal Oxide Semiconductor Field Effect Transistor TC Temperature Coefficient PSRR Power Supply Rejection Ratio Op Amp Operational Amplifier Mở đầu Trong thời đại ngày nay, nhằm phục vụ cho sống ngày tiện nghi, người tạo nhiều thiết bị điện tử, đa dạng kích thước, chức hoạt động máy tính, điện thoại thông minh, mạch điều khiển thiết bị gia đình, phương tiện cơng cộng hay cơng nghiệp …Thêm vào đó, với phát triển ngành chế tạo vi mạch tích hợp theo hướng gia tăng mật độ giảm dần kích thước linh kiện, mạch điện tử xuất thiết bị nhỏ cảm biến, thẻ từ, vi mạch gắn vào thể để theo dõi sức khỏe người, … Với gia tăng khổng lồ vậy, việc cung cấp quản lý nguồn lượng cho phù hợp với đặc tính loại mạch điện tử xem xét nghiên cứu Trong đó, lượng dạng sóng điện từ truyền phát liệu dạng lượng tận dụng cho ứng dụng truyền thông cự ly gần (Near Field Communication- NFC), thẻ từ, thẻ RFID, hay cảm biến không dây Yêu cầu cho ứng dụng kích thước hệ thống nhỏ gọn, tiêu thụ lượng thấp hiệu Vì vậy, việc thiết kế vi mạch nguồn cung cấp cho ứng dụng phải xem xét cho phù hợp với đặc điểm riêng ứng dụng Đặc biệt với xu hướng ngày giảm kích thước, yêu cầu việc giảm diện tích vi mạch nguồn cần nghiên cứu Với lý trên, đề tài tập trung vào kĩ thuật làm giảm diện tích khối mạch ổn áp tuyến tính LDO (Low Drop-out Regulator) cung cấp nguồn cho vi mạch cảm biến khí gas sử dụng chuẩn truyền thông NFC Kĩ thuật thực thay loại bỏ linh kiện có kích thước lớn đóng vai trị quan trọng linh kiện mạch có kích thước nhỏ đảm bảo việc cung cấp nguồn liên tục cho mạch Luận văn trình bày thành ba phần: Phần Mở Đầu giới thiệu đặt vấn đề cho đề tài Phần Nội Dung bao gồm ba chương Trong đó, chương giới thiệu giao thức truyền thông tầm gần NFC trình bày sơ lược vai trò, nguyên tắc hoạt động yêu cầu cho mạch ổn áp LDO Tiếp theo, cấu trúc, nguyên tắc hoạt động mạch ổn áp đề xuất linh kiện sử dụng mạch nghiên cứu chương Chương trình bày kết mô đạt với so sánh với mạch thực nghiên cứu khác Cuối cùng, phần Kết Luận đưa nhận định tác giả kết phương hướng nhằm phát triển đề tài Trong q trình thực hiện, tơi xin cảm ơn tiến sĩ Phạm Nguyễn Thanh Loan giúp hoàn thành nghiên cứu phụ mạch LDO khơng có cấu trúc điều khiển (111 kHz) Đồng thời, độ dự trữ pha mạch đạt 56 hệ ổn định Hình 3.20 Đặc tuyến pha đặc tuyến biên độ hàm truyền hệ mở ứng với chế độ có tải mạch LDO có sử dụng khối điều khiển trở kháng Như vậy, sử dụng cấu trúc điều khiển trở kháng điểm cực phụ thứ nhất, ta thấy rằng, nhờ vào chế cảm nhận dịng tải từ mạch điều khiển trở kháng, vị trí hai điểm cực phụ đồ thị hàm truyền điều chỉnh nhằm đạt độ dự trữ pha thỏa mãn yêu cầu 3 Khảo sát kết mô sau layout mạch LDO Sau hoàn thành mạch tạo điện áp tham chiếu sử dụng MOSFET cấu trúc điều khiển trở kháng, mạch LDO đề xuất hoàn thiết kế tới mức vật lý nhằm chứng minh khả tối giản diện tích so với thiết kế khác Nhằm làm rõ cho tối giản diện tích này, hai thiết kế mức vật lý mạch LDO biểu diễn hình 3.21 Từ hình 3.21, với yêu cầu điều kiện thiết lập bảng 1-1, cấu trúc mạch LDO sử dụng transistor lưỡng cực BJT tụ bù tần số (phần mạch 61 phía trên), chiếm phần diện tích hệ thống 210 µm 125 µm Trong đó, cấu trúc LDO đề xuất (phần mạch phía dưới) chiếm diện tích 70 µm 80µm, nhỏ cấu trúc mạch thơng thường lần Điều có mạch đề xuất loại bỏ phần diện tích chiếm đa số transistor BJT tụ bù tần số Nhờ đó, diện tích mạch ổn áp giảm đáng kể độ tích hợp hệ thống tăng lên xét diện tích chế tạo Hình 3.21 So sánh diện tích layout mạch LDO sử dụng BJT tụ bù tần số (phía trên) mạch LDO sử dụng MOSFET mạch điều khiển trở kháng (phía dưới) Sau hồn thành mạch LDO theo hướng tối giản diện tích, mơ mạch mức vật lý thực để kiểm tra toàn tham số yêu cầu bảng 1-1 Để thực mơ phỏng, ta thiết lập mơ hình mạch kiểm tra khối LDO đề xuất hình 3.22 Do có vị trí phía sau khối chỉnh lưu mạch nguồn NFC, khối LDO cấp nguồn điện áp Vin mô phần điện áp đầu 62 khối chỉnh lưu Giá trị Vin thay đổi từ đến 3.3V theo yêu cầu từ bảng -1 Đầu khối LDO đề xuất cung cấp dịng cho mạch xử lý tín hiệu hệ thống với giá trị cực đại 10 mA Do đó, nguồn dịng thay đổi dạng xung vng từ đến 10 mA thay cho khối mạch ni khối LDO Ngồi ra, để đảm bảo cho yêu cầu bù tần số, tụ có giá trị 1µF ghép nối với đầu mạch ổn áp đề xuất Từ mơ hình kiểm tra phía trên, tham số khảo sát hoạt động mạch có kết sau Hình 3.22 Mơ hình mạch kiểm tra khối LDO đề xuất 3.3.1 Khảo sát tham số phụ thuộc điện áp đầu vào nguồn/ tải Như đề cập phần 1.3.4, để đánh giá hoạt động mạch LDO, hai tham số độ phụ thuộc điện áp đầu vào nguồn cấp (line regulation) độ phụ thuộc điện áp đầu vào dòng tải (load regulation) đưa xem xét Đối với mạch đề xuất, kết tham số biểu diễn hình 3.23 3.24 Để kiểm tra phụ thuộc cách đầy đủ, đặc tuyến điện áp đầu theo nguồn đầu vào (hình 3.23) theo dịng tải (hình 3.24) xem xét ứng với nhiều chế độ hoạt động (có tải hay khơng tải, điện áp nguồn có giá trị 2V 3.3 V) 63 Line regulation = mV/V Line regulation = 5mV/V Hình 3.23 Sự phụ thuộc điện áp đẩu với nguồn đầu vào hai trường hợp không tải (phía trên) dịng tài cực đại (phía dưới) Hình 3.24 Sự phụ thuộc điện áp đẩu với dòng tải ứng hai trường hợp điện áp đầu vào 2V (phía trên) 3.3 V (phía dưới) Trên hình 3.23, ứng với điện áp nguồn đầu vào thay đổi từ đến 3.3V, điện áp đầu thay đổi từ 1.799V tới 1.805V ứng với chế độ dòng tải cực đại (10mA) từ 1.806 V đến 1.809V ứng với chế độ không tải Như vậy, theo công thức (1.4), hệ số phụ thuộc điện áp với điện áp đầu vào (line regulation) thay đổi mV/V 64 (chế độ không tải) tới mV/V (chế độ dòng tải cực đại), đạt yêu cầu thiết kế bảng 1-1 Tiếp theo, phụ thuộc điện áp đầu vào giá trị dòng tải biểu diễn hình 3.24 Ứng với dịng tải thay đổi từ đến 10 mA, điện áp đầu giảm mV, từ 1.806 V tới 1.799V, ứng với trường hợp mạch LDO cấp nguồn đầu vào có giá trị V từ 1.808 V tới 1.803 V, ứng với trường hợp nguồn cấp có giá trị 3.3 V Từ kết đạt được, so với yêu cầu bảng 1-1 hệ số phụ thuộc vào dòng tải load regulation, ta thấy mạch thiết kế mức vật lý chưa đạt yêu cầu phụ thuộc dòng tải Nguyên nhân kết xuất phát từ ảnh hưởng cấu trúc điều khiển trở kháng kích thước dây nguồn thiết kế mức vật lý mạch 3.3.2 Khảo sát phụ thuộc điện áp đầu vào nhiệt độ Khi xét ảnh hưởng nhiệt độ tới điện áp đầu ra, để đảm bảo tính đầy đủ, mạch đề xuất kiểm tra bốn trường hợp hoạt động khác kết hợp hai yếu tố: điện áp đầu nguồn cấp 2V 3.3 V, hay mạch hoạt động chế độ dịng tải cực đại hay hoạt động khơng tải Các kết thể hình 3.25 3.26 Ứng với dải nhiệt độ hoạt động từ -25 đến 75 độ C, chế độ, phụ thuộc vào nhiệt độ điện áp đầu vào nhiệt độ nằm thỏa mãn yêu cầu thiết kế Hệ số nhiệt độ trường hợp tính tốn theo cơng thức (1.5) liệt kê bảng 3-3 Bảng 3-3 Hệ số phụ thuộc nhiệt độ TC trường hợp hoạt động mạch LDO đề xuất Vin = V Vin = 3.3 V Iload = 15.2 ppm 19.5 ppm Iload = 10 mA 19.5 ppm ppm 65 Hình 3.25 Đặc tuyến điện áp đầu nhiệt độ chế độ không tải ứng với điện áp đầu vào 2V (hình trên) 3.3 V (hình dưới) Hình 3.26 Đặc tuyến điện áp đầu nhiệt độ chế độ dòng tải cực đại ứng với điện áp đầu vào 2V (hình trên) 3.3 V (hình dưới) 3.3.3 Khảo sát hệ số loại bỏ tạp âm nguồn PSRR Tương tự với tham số khác, việc khảo sát hệ số PSRR mạch LDO xem xét đầy đủ trường hợp Do chuẩn tần số tín hiệu vào thẻ NFC 13.56 MHz, nên hệ số khuếch đại tín hiệu đầu xung quanh giá trị tần số cần phải kiểm tra Hệ số PSRR đo hệ số 66 khuếch đại điện áp đầu mạch LDO với điện áp nguồn cấp mạch Hệ số PSRR nhỏ ảnh hưởng tạp âm nguồn tới tín hiệu đầu suy giảm Theo yêu cầu bảng 1-1, hệ số PSRR tần số 13.56 MHz phải nhỏ giá trị -40 dB tức hệ số khuếch đại điện áp đầu điện áp nguồn phải nhỏ 0.01 lần Với yêu cầu cho, hệ số PSRR mạch đề xuất biểu diễn hình 3.27 3.28 Hình 3.27 Hệ số PSRR mạch LDO chế độ khơng tải Hình 3.28 Hệ số PSRR mạch LDO chế độ dòng tải cực đại 67 Từ kết trên, ta thấy tần số 13.56 MHz, hệ số PSRR chế độ hoạt động mạch LDO liệt kê bảng 3-4 Bảng 3-4 Hệ số PSRR tần số 13.56 MHz ứng với trường hợp hoạt động LDO Vin = V Vin = 3.3 V Iload = -86.98 dB -77.34 dB Iload = 10 mA -53.12 dB -57.12 dB 3.3.4 Khảo sát hoạt động mạch đề xuất miền thời gian Sau khảo sát tham số đánh giá hoạt động mạch LDO, đáp ứng điện áp đầu miền thời gian mạch LDO đề xuất cần phải kiểm tra Trên hình 3.22, điện áp đầu thay đổi từ đến 3.3 V đưa vào mạch LDO Phần đầu mạch nối với dòng tải thay đổi từ đến 10 mA Hai nguồn thay đổi đưa vào mạch LDO nhằm kiểm tra tính ổn định điện áp theo thời gian Để đảm bảo hoạt động mạch LDO mô gần với thực tế nhất, dạng điện áp đầu đươc xem xét hai trường hợp Trường hợp thứ ứng với thời điểm hệ thống bắt đầu hoạt động, điện áp đầu mạch chỉnh lưu (nối với đầu vào mạch LDO) tăng dần từ đến 3.3 V dòng tiêu thụ mạch tải thay đổi liên tục từ đến 10 mA Trong trường hợp thứ hai, điện áp đầu mạch chỉnh lưu thay đổi liên tục từ đến 3.3 V ứng với hệ thống NFC giai đoạn hoạt động liên tục, đồng thời giá trị dòng tải thay đổi liên tục từ đến 10 mA Sau thiết lập trường hợp kiểm tra trên, kết dạng điện áp đầu biểu diễn hình 3.29 3.30 Khi điện áp đầu vào Vin tăng từ đến 3.3V sau khoảng thời gian xác định dòng tải thay đổi liên tục từ đến 10 mA (hình 3.29), giá trị điện áp đầu thay đổi từ đến 1.8 V Khi đạt trạng thái xác lập, dạng điện áp đầu biến đổi xung quanh mức điện áp mong muốn 1.8 V, từ 1.797 V đến 1.81 V dòng tải chuyển trạng thái Mức sai lệch đảm bảo việc cung cấp nguồn ổn định cho mạch tiêu thụ phía sau 68 Hình 3.29 Hoạt động mạch LDO đề xuất miền thời gian điện áp Vin tăng từ đến 3.3 V Hình 3.30 Hoạt động mạch LDO đề xuất miền thời gian điện áp Vin thay đổi từ đến 3.3 V Trong trường hợp thứ hai, hệ thống giai đoạn hoạt động với giá trị điện áp đầu vào mạch LDO thay đổi từ đến 3.3 V Trong trường hợp này, điện áp đầu vào mơ hình xung vng có giá trị thay đổi từ đến 3.3 V 69 Đồng thời, nguồn dòng tải có dạng xung vng với giá trị thay đổi từ đến 10 mA nhằm xem xét đầy đủ đáp ứng điện áp đầu Từ hình 3.30, ta thấy rằng, điện áp đầu giữ mức cố định quanh giá trị 1.8 V Tại thời điểm điện áp đầu vào dòng tải chuyển trạng thái, thay đổi giá trị điện áp đầu từ 1.805 V đến 1.803 V, phù hợp với yêu cầu cấp nguồn cho mạch tải phía sau Như vậy, ứng với trường hợp mơ xét phía trên, giá trị điện áp đầu mạch LDO đề xuất ổn định quanh mức mong muốn 1.8 V, đảm bảo yêu cầu đưa bảng 1-1 Từ kết có được, ta thấy thiết kế mạch theo hướng tối ưu diện tích khơng đạt mục tiêu giảm diện tích mạch nguồn chiếm hệ thống mà yêu cầu hoạt động mạch đảm bảo Bảng so sánh kết mạch đề xuất với cấu trúc LDO khác Để đánh giá tốt chất lượng mạch đề xuất, kết có phần trước so sánh với với thiết kế LDO khác Đầu tiên, thiết kế mạch đề xuất so sánh với mạch giai đoạn ban đầu với điều kiện hoạt động Hình 3.31 mạch ban đầu với mạch tạo điện áp tham chiếu sử dụng transistor lưỡng cực BJT sử dụng tụ bù tần số Hình 3.31 Thiết kế LDO giai đoạn đầu 70 Do sử dụng BJT để tạo điện áp không phụ thuộc vào nhiệt đọ tụ bù tần số, nên thiết mạch ban đầu chiếm phần diện tích lớn so với thiết kế đề xuất Điều chứng minh hình 3.21 Với kết khác, so sánh hai thiết kế thể bảng 3-5 (các kết so sánh chế độ hoạt động có tải) Bảng 3-5 Bảng so sánh tham số hoạt động hai thiết kế LDO hai giai đoạn Các tham số Mạch ban đầu Mạch đề xuất Line regulation 4.15 mV/V mV/V Load regulation 56.9 µV/mA 500 µV/mA TC 10.91 ppm ppm PSRR (tại 13.56 MHz) -74.75 dB -57.12 dB Phase Margin 69.2 56.3 Diện tích layout 120 µm 220 µm 70 µm 80 µm Khi so sánh với mạch ban đầu, tham số mạch đề xuất có giá trị gần với kết cũ Tuy nhiên, tham số phụ thuộc vào dòng tải mạch đề xuất lớn gấp gần 10 lần so với kết cũ Kết cấu trúc điều khiển trở kháng điểm cực phụ mạch đề xuất làm thay đổi điện trở đầu mạch khuếch đại sai khác, dẫn tới hệ số khuếch đại mạch thay đổi, gây ảnh hưởng tới điện áp đầu mạch LDO theo công thức (1.1) Nhược điểm mạch đề xuất cần phải cải thiện giai đoạn nghiên cứu Tuy vậy, với yêu cầu kích hệ thống thẻ NFC, thiết kế mạch đề xuất gợi ý một phương pháp tối ưu diện tích có khả thực Khi đặt với thiết kế khác, không điều kiện hoạt động công nghệ thiết kế, nên kết so sánh mang tính tương đối Vì vậy, việc lựa chọn mạch so sánh cần chọn cho điều kiện hoạt động mạch tương đồng Các kết liệt kê bảng 3-6 71 Bảng 3-6 Bảng so sánh LDO đề xuất thiết kế khác Tham số [4] [5] [21] LDO đề xuất Cơng nghệ 0.18 µm 0.13 µm 0.18 µm 0.18 µm 25 mA 25 mA 25 mA 10 mA Line regulation mV/V 26 mV/V NA mV/V Load regulation 50 µV/mA 48 µV/mA NA 500 µV/mA PSRR -55 dB -56 dB -22 dB -59 dB Diện tích 0.042 mm2 0.049 mm2 0.041 mm2 0.0056 mm2 Dòng tải cực đại Từ bảng so sánh, ta thấy rằng, tham số hoạt động mạch LDO đề xuất nằm khoảng giá trị hoạt động chung thiết kế lại Tuy nhiên, tham số phụ thuộc điện áp đầu vào dòng tải chưa đạt yêu cầu so sánh với mạch khác Điểm bật thiết kế đề xuất phần diện tích chip nhỏ gấp gần 10 lần so với thiết kế khác Kết luận Như vậy, với kĩ thuật giảm diện tích phân tích luận văn, thiết kế mạch LDO đạt mục tiêu giảm diện tích hệ thống tham số hoạt động khác giữ mức đạt yêu cầu Tuy nhiên, ảnh hưởng kĩ thuật giảm diện tích, hệ số phụ thuộc dịng tải chưa đạt yêu cầu thiết kế cần tìm cách cải thiện thời gian 72 Kết Luận Trong luận văn này, thiết kế mạch ổn áp tyến tính LDO sử dụng hai kĩ thuật giảm diện tích hồn thành Các kết thu cho thấy số phương pháp tận dụng thành phần phụ thuộc nhiệt độ MOSFET, việc sử dụng lớp tiếp giáp p-n cực nguồn cực đế mạch tạo điện áp độc lập với nhiệt độ thay cho việc sử dụng transistor lưỡng cực BJT khả thi Ngoài ra, luận văn giới thiệu chứng minh tính khả thi kĩ thuật bù tần số dựa việc điều khiển trở kháng điểm cực phụ thứ theo thay đổi vị trí điểm cực ứng với chế độ hoạt động dòng tải khác Nhờ vào kĩ thuật này, tụ bù tần số có kích thước lớn thay linh kiện bán dẫn MOSFET giúp cho diện tích mạch giảm đáng kể Trong đó, tham số mạch ổn áp LDO hệ số phụ thuộc nguồn cấp, hệ số phụ thuộc nhiệt độ, hệ số khử tạp âm PSRR … đươc đảm bảo Vì vậy, kĩ thuật giảm diện tích đề xuất luận văn thỏa mãn yêu cầu cấp nguồn cho hệ thống truyền thông NFC mà phù hợp với xu gia tăng độ tích hợp linh kiện vi mạch Bên cạnh kết đạt được, thiết kế LDO theo hướng giảm diện tích luận văn xuất vài hạn chế cần cải thiện thời gian tới Hạn chế ảnh hưởng mạch điều khiển trở kháng tới tham số hệ số phụ thuộc tải (load regulation) cần phải cải thiện thiết kế sau Hạn chế thứ hai xuất phát từ điều kiện sản xuất vi mạch chưa hoàn thiện, kết đạt từ mạch đề xuất dừng giai đoạn mô mạch mức vật lý, sau layout Do đó, độ tin cậy kết mạch đề xuất chưa kiểm chứng cách đầy đủ Trong tương lai, kết cần phải xác nhận lại hoàn thành sản phẩm vi mạch hoàn thiện Tuy vậy, mặt phương pháp, luận văn đề xuất kĩ thuật với mục tiêu giảm diện tích thiết kế vi mạch nguồn mà đảm bảo tham số mạch 73 Tài liệu tham khảo Phillip E Allen, Douglas R Holberg (2002), “CMOS analog circuit [1] design”, Oxford University Press, New York, p 52 Phillip E Allen, Douglas R Holberg (2002), “CMOS analog circuit [2] design”, Oxford University Press, New York, p 153 Phillip E Allen, Douglas R Holberg (2002), “CMOS analog circuit [3] design”, Oxford University Press, New York, p J Guo and K N Leung (Nov.2013), “A 25mA CMOS LDO with - [4] 85dB PSRR at 2.5MHz,” in Proc IEEE Asian Solid-State Circuit Conf, pp 381–384 [5] M El-Nozahi, A Amer, J Torres, K Entesari, and E Sanchez Sinencio (Mar.2010) “High PSR low drop-out regulator with feed-forward ripple cancellation technique,” IEEE J Solid-State Circuits, vol 45, (no 3), pp 565–577 Bang Sung Lee (Oct.1999), “Understanding the terms and definitions [6] of LDO Voltage Regulators”, Texas Instruments Company, p Bang Sung Lee (Oct.1999), “Understanding the terms and definitions [7] of LDO Voltage Regulators”, Texas Instruments Company, p Bang Sung Lee (Oct.1999), “Understanding the terms and definitions [8] of LDO Voltage Regulators”, Texas Instruments Company, p Bang Sung Lee (Oct.1999), “Understanding the terms and definitions [9] of LDO Voltage Regulators”, Texas Instruments Company, p [10] Bang Sung Lee (Oct.1999), “Understanding the terms and definitions of LDO Voltage Regulators”, Texas Instruments Company, pp 6-7 [11] Bang Sung Lee (Oct.1999), “Understanding the terms and definitions of LDO Voltage Regulators”, Texas Instruments Company, p [12] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw-Hill Company, pp 345-346 74 [13] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw-Hill Company, p 354 [14] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw-Hill Company, p 351 [15] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw-Hill Company, pp 356-358 [16] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw-Hill Company, pp 10-14 [17] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw-Hill Company, p 19 [18] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw- Hill Company, p 17 [19] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw-Hill Company, pp 382-384 [20] B Razavi (2000), “Design of analog CMOS integrated circuits”, McGraw-Hill Company, p 170 [21] B Yang, B Drost, S Rao, and P K Hanumolu (Sep 2011) “A high-PSR LDO using a feedforward supply-noise cancellation technique” in Proc IEEE Custom Integrated Circuits Conf (CICC), pp 1–4 75 ... BÁCH KHOA HÀ NỘI - NGUYỄN VĂN LONG THIẾT KẾ KHỐI ỔN ÁP LDO CHO ỨNG DỤNG THẺ NFC SỬ DỤNG CÔNG NGHỆ MẠCH TÍCH HỢP CMOS TSMC180NM LUẬN VĂN THẠC SĨ KHOA HỌC CHUYÊN NGÀNH KỸ THUẬT... XÁC NHẬN CHỈNH SỬA LUẬN VĂN THẠC SĨ Họ tên tác giả luận văn: Nguyễn Văn Long Đề tài luận văn: THIẾT KẾ KHỐI ỔN ÁP LDO CHO ỨNG DỤNG THẺ NFC SỬ DỤNG CƠNG NGHỆ MẠCH TÍCH HỢP CMOS TSMC180NM Chuyên... thiết kế kết Mạch LDO đề xuất thiết kế nhờ sử dụng phần mềm thiết kế vi mạch Cacdence 5.14 Các linh kiện mạch thuộc công nghệ BiCMOS TSMC180 nm Mạch thiết kế dựa theo quy trình thiết kế IC tương tự