Nghiên cứu ứng dụng công nghệ ASIC FPGA thiết kế bộ điều khiển tải trong trạm thuỷ điện nhỏ

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LUẬN VĂN THẠC SĨ KHOA HỌC NGHIÊN CỨU ỨNG DỤNG CÔNG NGHỆ ASIC-FPGA THIẾT KẾ BỘ ĐIỀU KHIỂN TẢI TRONG TRẠM THỦY ĐIỆN NHỎ NGÀNH: XỬ LÝ TÍN HIỆU VÀ TRUYỀN THƠNG MÃ SỐ: HỌC VIÊN: LÊ HỒNG TIẾN HƯỚNG DẪN KHOA HỌC: T.S NGUYỄN KIM KHÁNH HÀ NỘI – 2005 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI LUẬN VĂN THẠC SĨ KHOA HỌC NGHIÊN CỨU ỨNG DỤNG CÔNG NGHỆ ASIC-FPGA THIẾT KẾ BỘ ĐIỀU KHIỂN TẢI TRONG TRẠM THỦY ĐIỆN NHỎ NGÀNH: XỬ LÝ TÍN HIỆU VÀ TRUYỀN THÔNG MÃ SỐ: HỌC VIÊN: LÊ HỒNG TIẾN HƯỚNG DẪN KHOA HỌC: T.S NGUYỄN KIM KHÁNH HÀ NỘI – 2005 -a- MỤC LỤC MỤC LỤC a DANH MỤC CÁC KÝ HIỆU, CHỮ VIẾT TẮT c DANH MỤC CÁC BẢNG .f DANH MỤC CÁC HÌNH VẼ f MỞ ĐẦU h Chương TỔNG QUAN VỀ NHIỆM VỤ CỦA ĐỀ TÀI 1.1 TÍNH CẤP THIẾT CỦA ĐỀ TÀI 1.1.1 THIẾT BỊ TRONG CÁC TRẠM THỦY ĐIỆN TRÊN THẾ GIỚI 1.1.2 THIẾT BỊ ĐIỆN TRONG CÁC TRẠM THỦY ĐIỆN NHỎ Ở VIỆT NAM, NHU CẦU THỰC TẾ 1.2 MỤC ĐÍCH CỦA ĐỀ TÀI 1.3 NỘI DUNG CỦA LUẬN VĂN 1.4 PHƯƠNG PHÁP NGHIÊN CỨU VÀ THỰC HIỆN Chương QUI TRÌNH THIẾT KẾ ASIC/ASIP VÀ CƠNG NGHỆ FPGA 2.1 GIỚI THIỆU 2.2 LINH KIỆN ASIC DẢI CỔNG MẶT NẠ 2.3 SỰ PHÁT TRIỂN CỦA CÁC LINH KIỆN CĨ THỂ LẬP TRÌNH 10 2.3.1 Programmable Read Only Memories (PROM) 10 2.3.2 Programmable Logic Arrays (PLA) 11 2.3.3 Programmable Array Logic (PAL) 11 2.3.4 CPLD FPGA 12 2.3.5 Complex Programmable Logic Devices (CPLD) 13 2.3.6 Field Programmable Gate Array (FPGA) 17 2.3.7 Lựa chọn CPLD FPGA 23 2.4 TRÌNH TỰ THIẾT KẾ 23 2.4.1 Đề yêu cầu kỹ thuật 23 2.4.2 Thiết kế vi mạch 26 2.4.3 Mô – xem xét thiết kế 26 2.4.4 Tổng hợp mạch 27 2.4.5 Bố trí định tuyến 27 2.4.6 Mô lại - Xem xét lần cuối 27 2.4.7 Kiểm tra 28 2.5 VẤN ĐỀ THIẾT KẾ 28 2.5.1 Thiết kế kiểu Top-Down 28 2.5.2 Luôn ý đến kiến trúc 30 2.5.3 Thiết kế đồng 30 2.5.4 Các điểm thả (Floating Node) 39 2.5.5 Xung đột Bus 40 2.5.6 One-Hot State Encoding 41 2.6 THIẾT KẾ ĐỂ KIỂM TRA 43 2.6.1 Kiểm tra phần tử logic dư thừa 43 2.6.2 Khởi tạo máy trạng thái (Initializing State Machine) 44 2.6.3 Các điểm quan sát 44 2.6.4 Các kỹ thuật quét 45 2.6.5 Sự tự kiểm tra bên 46 -b- 2.6.6 Phân tích tín hiệu 47 2.7 VẤN ĐỀ MÔ PHỎNG 47 2.7.1 Mô chức 48 2.7.2 Phân tích định thời tĩnh 49 2.7.3 Mô định thời 49 Chương CƠ SỞ LÝ THUYẾT CỦA ĐỀ TÀI 51 3.1 CÁC YÊU CẦU VỀ ĐO LƯỜNG - ĐIỀU KHIỂN - BẢO VỆ ĐỐI VỚI TỔ MÁY PHÁT ĐIỆN 51 3.2 MÁY ĐIỀU TỐC - SỰ ĐIỀU CHỈNH CỦA TUA BIN NƯỚC 52 3.2.1 SƠ LƯỢC VỀ LÝ THUYẾT VỀ ĐIỀU CHỈNH TUA BIN 52 3.2.2 CÁC PHƯƠNG PHÁP ĐIỀU CHỈNH TUA BIN 53 3.3 BỘ ĐIỀU KHIỂN TẢI 55 3.3.1 Nguyên lý 55 3.3.2 Tham số điều khiển 62 Chương THIẾT KẾ HỆ THỐNG 64 4.1 PHƯƠNG ÁN THIẾT KẾ THIẾT BỊ 64 4.1.1 Phân tích thiết kế có 64 4.1.2 Lựa chọn phương án thực 66 4.2 TÍNH TỐN THIẾT KẾ 70 4.2.1 Đo tần số 70 4.2.2 Tính giá trị điều khiển ∆α 73 4.2.3 Tính tốn góc cắt khối tải 73 4.2.4 Phương thức điều khiển 75 4.2.5 Tính tốn thơng số 76 4.3 THIẾT KẾ THIẾT BỊ 77 4.3.1 Khối tính toán 77 4.3.2 Khối chấp hành 81 4.3.3 Cấp nguồn 83 Chương KẾT LUẬN 84 TÀI LIỆU THAM KHẢO 85 PHỤ LỤC I MÃ NGUỒN TRONG VI XỬ LÝ AT89C51 I MÃ NGUỒN THIẾT KẾ MẠCH FPGA XII -c- DANH MỤC CÁC KÝ HIỆU, CHỮ VIẾT TẮT ADC – (Analog to Digital Conversion), chuyển đổi giá trị liên tục (tương tự) sang giá trị số rời rạc hệ nhị phân ALU – (Arithmetic Logic Unit), đơn vị logic số học, mạch xử lý tốc độ cao dùng để tính tốn so sánh ASIC – (Application Specific Integrated Circuit), mạch tích hợp ứng dụng cụ thể, vi mạch (chip) thiết kế theo yêu cầu ứng dụng cụ thể khác với vi mạch có mục đích chung ATM – (Asynchronous Transfer Mode), cơng nghệ mạng sử dụng cho mạng cục mạng diện rộng hỗ trợ âm hình ảnh thời gian thực BIST – (Built In Self Test), khả mạch tích hợp để thẩm định chức bên CLB – (Configurable Logic Block), khối logic định cấu hình CMOS – (Complementary Metal Oxide Semiconductor), công nghệ sử dụng rộng rãi thiết kế mạch tích hợp CPLD – (Complex Programmable Logic Device, Complex PLD), linh kiện logic lập trình chế tạo từ vài PLD đơn giản với ma trận chuyển mạch lập trình khối logic, thông thường sử dụng nhớ EEPROM, nhớ flash memory SRAM để lưu giữ logic thiết kế liên kết nối CPU – (Central Processing Unit), xử lý trung tâm DFT – (Design-For-Test), phương pháp luận để đảm bảo thiết kế làm việc sau chế tạo ELC – (Electronic Load Control), thiết bị điều khiển tải -d- EEPROM – (Electrically Erasable Programable Read-Only Memory), nhớ lập trình đọc, xố điện EPROM – (Erasable Programable Read-Only Memory), nhớ lập trình đọc, xố FPGA - Field Programmable Gate Array FTZ - (Forbiden Triger Zone), vùng cấm mở, khái niệm sử dụng điều khiển góc pha dịng điện HDL – (Hardware Description Language), ngôn ngữ mô tả mạch điện IC – (Integrated Circuit), linh kiện mạch tích hợp NRE – (Non-Recurring Engineering) liên quan đến chi phí tạo sản phẩm mới, phải trả trước Trong công nghiệp bán dẫn, NRE chi phí phát triển thiết kế mạch làm ảnh mặt nạ RAM – (Random Acess Memory), nhớ truy xuất ngẫu nhiên ROM – (Read-Only Memory), nhớ đọc SoC – (System On a Chip), mạch điện hoàn chỉnh, sản phẩm làm việc chip đơn PAL – (Programmable Array Logic), logic mảng lập trình PID, PI, PD - (Proportional-Integral-Derivative), phương pháp thông dụng lý thuyết điều khiển PLA – (Programmable Logic Array), mảng liên kết logic lập trình PLD - (Programmable Logic Device), loại vi mạch logic lập trình theo u cầu người sử dụng PROM – (Programable Read-Only Memory), nhớ lập trình -e- đọc RTL – (Register Transfer Level description), mô tả mạch điện số mặt dòng liệu ghi, chứa thông tin chu kỳ đồng hồ xung nhịp mạch số SRAM – (Static RAM), nhớ RAM tĩnh VME (bus) – (VersaModule Eurocard BUS), công nghệ bus mở rộng phát triển Motorola, Signetics, Mostek Thompson CSF năm 80 VHDL – (Very High Speed Integrated Circuit Hardware Description Language), ngôn ngữ mô tả phần cứng thông dụng -f- DANH MỤC CÁC BẢNG Bảng 2.1 - So sánh FPGA kích cỡ nhỏ kích cỡ lớn 21 Bảng 2.2 - CPLD so với FPGA 23 DANH MỤC CÁC HÌNH VẼ Hình 1.1 - Thiết bị điều tốc điều khiển phụ tải (Srilanca) Hình 1.2 - Thiết bị điều tốc điều khiển phụ tải (Niu-Dilan) Hình 1.3 - Thiết bị điều tốc điều khiển phụ tải (Nhật Bản) Hình 1.4 - Một trạm thuỷ điện điều chỉnh lưu lượng Hình 1.5 - Một trạm thuỷ điện điều chỉnh phụ tải Hình 2.1 - Kiến trúc dải cổng mặt nạ Hình 2.2 - Kiến trúc PLA 11 Hình 2.3 - Kiến trúc PAL 12 Hình 2.4 - So sánh CPLD FPGA 12 Hình 2.5 - Kiến trúc CPLD 13 Hình 2.6 - Khối chức CPLD 14 Hình 2.7 - Khối vào/ra CPLD 15 Hình 2.8 - Kiến trúc FPGA 18 Hình 2.9 – FPGA: Khối logic định cấu hình 18 Hình 2.10 - FPGA: khối vào/ra định cấu hình 19 Hình 2.11 – FPGA: Liên kết lập trình 20 Hình 2.12 - Luồng thiết kế 24 Hình 2.13 - Thiết kế kiểu Top-Down 29 Hình 2.14 - Không đồng bộ: Điều kiện chạy đua 31 Hình 2.15 - Đồng bộ: Khơng có điều kiện chạy đua 32 Hình 2.16 - Khơng đồng bộ: Trễ phụ thuộc phần tử logic 32 Hình 2.17 - Đồng bộ: Trễ không phụ thuộc phần tử logic 33 Hình 2.18 - Khơng đồng bộ: Vi phạm thời gian nhận mẫu 33 Hình 2.19 - Đồng bộ: Không vi phạm thời gian nhận mẫu 34 Hình 2.20 - Khơng đồng bộ: Chạy không 34 Hình 2.21 - Đồng bộ: Chạy 35 Hình 2.22 - Không đồng bộ: Sai xung đồng hồ 35 Hình 2.23 - Đồng bộ: Không sai xung đồng hồ 35 Hình 2.24 - Vấn đề siêu ổn định - Metastability 36 Hình 2.25 - Giải pháp Metastability 38 -g- Hình 2.26 - Vấn đề điểm thả 40 Hình 2.27 – Các giải pháp cho vấn đề điểm thả 40 Hình 2.28 - Vấn đề xung đột Bus 41 Hình 2.29 - Giải pháp cho vấn đề xung đột Bus 41 Hình 2.30 - Máy trạng thái: Phương pháp bình thường 42 Hình 2.31 - Máy trạng thái: One-Hot Encoding 42 Hình 2.32 - Kiểm tra phần tử logic dư thừa 44 Hình 2.33 - Các điểm quan sát 45 Hình 2.34 - Scan Methodology 46 Hình 2.35 - Sự tự kiểm tra bên 47 Hình 3.1 - Nguyên lý điều khiển phụ tải 56 Hình 3.2 - Sơ đồ bố trí thiết bị ELC 56 Hình 3.3 - Dịng điện qua tải giả 58 Hình 3.5 - Chia nhỏ khối tải giả 60 Hình 3.6 - Quan hệ góc cắt tải cơng suất (hai khối tải) 61 Hình 3.7 – Góc mở khơng phù hợp thực tế tính tốn 62 Hình 3.8 - Góc mở khơng phù hợp thực tế trễ 62 Hình 4.1 – Tích phân rời rạc 68 Hình 4.2 - Chức thiết bị điều khiển tải 69 Hình 4.3 - Nguyên lý khối chức thiết bị ELC 70 Hình 4.4 - Thuật tốn tính góc cắt tải 74 Hình 4.5 - Điều khiển cắt tải pha 75 Hình 4.6 - CPU giao tiếp 78 Hình 4.7 - Mạch biến đổi tín hiệu tần số 78 Hình 4.8 - Mạch công tắc thiết lập giá trị điều khiển 79 Hình 4.9 - Mạch phát điểm “0” 80 Hình 4.10 - Tín hiệu Rơ le cố 81 Hình 4.11 - Mạch điều khiển pha dùng biến áp xung 83 Hình 4.12 - Khối cung cấp nguồn 83 Mở đầu -h- MỞ ĐẦU Hơn hết, lượng vấn đề hàng quan tâm hàng đầu quốc gia Cung cấp lượng điện tiêu đánh giá mức độ phát triển vùng, đất nước Nước ta vùng nhiệt đới gió mùa, có lượng mưa tương đối lớn, với mạng lưới sông suối dày đặc kết hợp với điều kiện địa hình, nên có trữ lượng thủy lớn Việc sử dụng nguồn lượng có tác dụng nhiều mặt, mang lại hiệu ích kinh tế cao, phù hợp với sách lượng nhà nước Theo quy hoạch phát triển điện lực Việt Nam giai đoạn 2001 ÷ 2010, có xét triển vọng tới năm 2020 (ngày 21/3/2003) nhu cầu phụ tải năm 2005 48,5 ÷ 53,8 tỷ kWh, năm 2010 88,5 ÷ 93 tỷ kWh Như vậy, yêu cầu phát triển điện lực lớn Tính tốn khảo sát 2.170 sơng suối có độ dài 10km cho thấy chúng có trữ kinh tế kỹ thuật vào khoảng 80 ÷ 100 tỷ kWh/năm, nguồn thuỷ điện vừa nhỏ đánh giá vào khoảng 20 ÷ 25 tỷ kwh phần lớn chưa khai thác Ngoài hệ thống nguồn điện nối lưới Quốc gia, theo quy hoạch có gần 300 xã vùng sâu, vùng xa, khơng có khả nối lưới Quốc gia, ý phát triển lượng điện chỗ từ nhiều nguồn, điện gió, pin mặt trời, thuỷ điện nhỏ, chủ yếu thuỷ điện nhỏ, qua dự án Chính phủ tổ chức Quốc tế Ngân hàng giới (WB), Ngân hàng phát triển châu Á (ADB), Cơ quan hợp tác quốc tế Nhật Bản (JICA) … Trong cơng trình thuỷ điện, thiết bị đo lường - điều khiển - bảo vệ giữ vị trí quan trọng; Chúng đảm bảo cho hoạt động an toàn hiệu thiết bị nhà máy, nâng cao trì chất lượng dịng điện phát theo yêu cầu ngày tăng phụ tải Đối với trạm thuỷ điện nhỏ Lê Hồng Tiến – Cao học Xử lý thông tin truyền thông 2003 PHỤ LỤC - IX - setb PT0 ; Timer0 clr PT1 ; Timer1 jnb P3.2,$ ; Cho chu ky, chon thoi diem jb P3.2,$ ; suon xuong cua chu ky dong dien setb TR0 ; de khoi dong cac Timer, dam bao setb TR1 ; dem du 01 chu ky jnb P3.2,$ ; Cho phep ngat ngoai setb EX0 ; jb P3.2,$ ; Sau lenh nay, se chu ky ; Vong lap chinh cua chuong trinh Mainloop: nop mov a,SwR_Time jnz Loop_of_main mov SwR_Time,#255 lcall Doc_sw Loop_of_main: nop ljmp Mainloop ;*********************************************************** ; Some Useful Maths Subroutines ; for the 8x51 Microcontroller series ;*********************************************************** ; All parameters in Register bank 0, (r0 to r7) ; Bits 21H and 22H reserved ;========================================================== ; subroutine Cr0r1 ; Doi So 16 bit (bu 2) -> So nguyen + Bit dau ; input: r1,r0 = Word co dau ; ; output: r1,r0 = So nguyen 16 bit ; Bit 21H = Dau (21H duoc set neu r0 la so am) ; alters: acc, C ;========================================================== Cr0r1: mov a, r1 ; high byte into accumulator jb acc.7, c0a ; negative if bit is clr 21H ; clear sign bit if 'positive' ret ; done c0a: setb mov cpl add 21H a, r0 a a, #1 ; ; ; ; set sign flag number is negative complement and add +1 Lê Hồng Tiến – Cao học Xử lý thông tin truyền thông 2003 PHỤ LỤC -X- mov mov cpl addc mov ret r0, a a, r1 a a, #0 r1, a ; get next byte ; complement ;========================================================== ; subroutine Mr0r1 ; Doi So 16 bit (So nguyen + Bit dau) -> So bu ; input: r1, r0 = So nguyen ; Bit 21H & 22H = Dau cua toan tu X va Y (duoc ; set neu la so am) ; output: r1, r0 = Word co dau ; alters: acc, C ;========================================================== Mr0r1: jb 21H, Mr0r1b ; test X sign jb 22H, Mr0r1a ; test Y sign ret Mr0r1b: jnb ret 22H, Mr0r1a Mr0r1a: mov cpl add mov mov cpl addc mov ret a, r0 a a, #1 r0, a a, r1 a a, #0 r1, a ; negate number ; complement ; and add +1 ; get next byte ; complement ;========================================================== ; subroutine ADD16 ; Cong co dau So 16 bit (bu 2) ; input: r1, r0 = X ; r3, r2 = Y ; output: r1, r0 = Tong Dai so S = X + Y ; Carry C set neu ket qua (S) bi tran ; alters: acc, C, OV ;========================================================== ADD16: Lê Hồng Tiến – Cao học Xử lý thông tin truyền thông 2003 PHỤ LỤC - XI - Anl PSW, #0E7H ; Register Bank mov a, r0 ; load X low byte into acc add a, r2 ; add Y low byte mov r0, a ; put result in Z low byte mov a, r1 ; load X high byte into acc addc a, r3 ; add Y high byte with carry mov r1, a ; save result in Z high byte mov C, OV ret ;========================================================== ; subroutine SUB16 ; Tru co dau So 16 bit (bu 2) ; input: r1, r0 = X ; r3, r2 = Y ; output: r1, r0 = Tong Dai so D = X - Y ; Carry C set neu ket qua (D) bi tran ; alters: acc, C, OV ;========================================================== SUB16: anl mov clr subb mov mov subb mov mov ret PSW, #0E7H a, r0 C a, r2 r0, a a, r1 a, r3 r1, a C, OV ; Register Bank ; load X low byte into acc ; clear carry flag ; subract Y low byte ; put result in Z low byte ; load X high into accumulator ; subtract Y high with borrow ; save result in Z high byte End Lê Hồng Tiến – Cao học Xử lý thông tin truyền thông 2003 PHỤ LỤC - XII - MÃ NGUỒN THIẾT KẾ MẠCH FPGA MAX+plus II VHDL Template Tri-State Buffer LIBRARY ieee; Use ieee.std_logic_1164.all; Use IEEE.std_logic_arith.all; Use IEEE.std_logic_unsigned.all; Thực thể LoadCtrl ENTITY LoadCtrl IS PORT ( Xung Clock 30 MHz CLK : IN bit; “Zero crosing” pha PL1 : IN bit; “Zero crosing” pha PL2 : IN bit; “Zero crosing” pha PL3 : IN bit; Output port for Controlling Dummy load (3 phases) DUMMYLOAD1 : OUT STD_LOGIC_VECTOR(2 downto 0); Output port for Controlling Dummy load (3 phases) DUMMYLOAD2 : OUT STD_LOGIC_VECTOR(2 downto 0); Input port for switch (K P) SW1 : IN STD_LOGIC_VECTOR(7 downto 0); Input port for switch (KI) SW2 : IN STD_LOGIC_VECTOR(7 downto 0); Input port for switch (TS) SW3 : IN STD_LOGIC_VECTOR(7 downto 0); Output port for control parameters DO : OUT STD_LOGIC_VECTOR(7 downto 0); Input port for control values DI : IN STD_LOGIC_VECTOR(7 downto 0); Input port for selecting of switch REG_SEL : IN STD_LOGIC_VECTOR(1 downto 0); Input port for loading control values WR : IN bit; 0: write anpha Input port for reading control parameters RD : IN bit; 0: read DIP switch Input port for loading control values (pulse) LD : IN bit 0: Load delta anpha ); END LoadCtrl ; Lê Hồng Tiến – Cao học Xử lý thông tin truyền thông 2003 PHỤ LỤC - XIII Cấu trúc vi mạch CtrlChip thực thể LoadCtrl ARCHITECTURE CtrlChip OF LoadCtrl IS CONSTANT CONSTANT CONSTANT CONSTANT CONSTANT OSSILATOR:integer:=30000; PL_IN_DELAY:integer:=30; PL_CTRL_DELAY:integer:=30; RESOLUTION:integer:=10000; LD_DELAY:integer:=30; Type ZERODETECT_STATE is (SZ_INIT, SZ_WAIT_CHANGE, SZ_DELAY, SZ_ZERODETECTED); Type LOADCTRL_STATE is ( SC_INIT, SC_LOAD_ANPHA, SC_WAIT_ANPHA_ZERO, SC_CTRL, SC_WAIT); Type ANPHAPRC_STATE is ( SA_INIT, SA_WAIT_LOAD_SIGNAL_1, SA_DELAY_1, SA_UPDATE, SA_CHECK_PI_LEFT, SA_ANPHA1_UPDATE, SA_CHECK_ANPHA1, SA_CHECK_PI_2_RIGHT, SA_FINISH, SA_WAIT_LOAD_SIGNAL_0, SA_DELAY_0); Signal Signal Signal Signal Signal CLK1Mhz: bit; Anpha1 : integer range to RESOLUTION; Anpha2 : integer range to RESOLUTION; DeltaAnpha : integer range to RESOLUTION :=0; DeltaAnpha_Sign: STD_LOGIC; 0: DeltaAnpha>=0,1: DeltaAnpha doc DIPSW1 DO doc DIPSW2 DO doc DIPSW3 DO null; end case; end if; end process; Doc gia tri tu dieu khien tu CPU DeltaAnphaChange: Process(WR) begin if (WR'EVENT and WR='0') then case REG_SEL is when "01"=> ghi Delta anpha Lobyte DeltaAnpha ghi Delta anpha Hibyte DeltaAnpha if (tmp=PL_IN_DELAY) then if (PL1=oldvalue) then Thay doi vi ly nhieu ZerodetectState:=SZ_WAIT_CHANGE; else diem "0" ZerodetectState:=SZ_ZERODETECTED; end if; else tmp:=tmp+1; end if; when SZ_ZERODETECTED=> oldvalue := PL1; Zerodetected1 if (tmp=PL_IN_DELAY) then if (PL3=oldvalue) then Thay doi vi ly nhieu ZerodetectState:=SZ_WAIT_CHANGE; else diem "0" ZerodetectState:=SZ_ZERODETECTED; end if; else tmp:=tmp+1; end if; when SZ_ZERODETECTED=> oldvalue := PL3; Lê Hồng Tiến – Cao học Xử lý thông tin truyền thông 2003 PHỤ LỤC - XIX - Zerodetected3