Thiết kế và xây dựng bộ tách tín hiệu cầu phương cho hệ thống STBCSM trên FPGA

Thiết kế và xây dựng bộ tách tín hiệu cầu phương cho hệ thống STBCSM trên FPGA Thiết kế và xây dựng bộ tách tín hiệu cầu phương cho hệ thống STBCSM trên FPGA Thiết kế và xây dựng bộ tách tín hiệu cầu phương cho hệ thống STBCSM trên FPGA luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp luận văn tốt nghiệp,luận văn thạc sĩ, luận văn cao học, luận văn đại học, luận án tiến sĩ, đồ án tốt nghiệp

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - - NGUYỄN ĐÌNH ĐẲNG THIẾT KẾ VÀ XÂY DỰNG BỘ TÁCH TÍN HIỆU CẦU PHƯƠNG CHO HỆ THỐNG STBC-SM TRÊN FPGA LUẬN VĂN THẠC SĨ KỸ THUẬT NGÀNH: KỸ THUẬT ĐIỆN TỬ NGƯỜI HƯỚNG DẪN KHOA HỌC: TS NGÔ VŨ ĐỨC Hà Nội - Năm 2019 MỤC LỤC LỜI CAM ĐOAN ii LỜI NÓI ĐẦU iii DANH SÁCH KÝ HIỆU, TỪ VIẾT TẮT v DANH SÁCH HÌNH ẢNH vii DANH SÁCH BẢNG BIỂU ix PHẦN MỞ ĐẦU NỘI DUNG CHƢƠNG 1: HỆ THỐNG STBC-SM Hệ thống MIMO Mã hóa khối khơng gian – thời gian (STBC) .8 Kỹ thuật điều chế không gian (SM) 13 Mã hóa khối khơng gian – thời gian cho điều chế không gian (STBC-SM) 18 CHƢƠNG 2: TÁCH TÍN HIỆU CHO HỆ THỐNG STBC-SM 24 Tổng quan tách tín hiệu .24 Thuật tốn tách tín hiệu hợp lệ cực đại 26 Thuật tốn tách tín hiệu cầu phƣơng 31 CHƢƠNG 3: XÂY DỰNG KIẾN TRÚC 38 Kiến trúc VLSI tách tín hiệu cầu phƣơng .38 Mô tả thiết kế HDL 48 KẾT LUẬN .57 TÀI LIỆU THAM KHẢO 58 i LỜI CAM ĐOAN Tơi xin cam đoan kết trình bày luận văn cơng trình nghiên cứu tơi dƣới hƣớng dẫn giáo viên hƣớng dẫn Các số liệu, kết trình bày luận văn hồn tồn trung thực chƣa đƣợc cơng bố cơng trình trƣớc Các kết sử dụng tham khảo đƣợc trích dẫn đầy đủ theo quy định Tác giả Nguyễn Đình Đẳng ii LỜI NÓI ĐẦU Trong năm gần đây, với phát triển vô mạnh mẽ công nghệ vi mạch điện tử, thiết bị ngày có khả xử lý thơng tin mạnh mẽ Bên cạnh nhu cầu ngƣời dùng viễn thơng không đơn nghe gọi mà ngày có nhiều nhu cầu giải trí thiết bị di động Điều động lực để nhà nghiên cứu viễn thông nghiên cứu, xây dựng hệ thống có tốc độ cao, để nâng cao chất lƣợng dịch vụ đáp ứng nhu cầu ngƣời dùng Một kỹ thuật đƣợc đề xuất kỹ thuật STBC-SM, kết hợp điều chế không gian (SM) mã hóa khối khơng gian thời gian (STBC) Hệ thống STBC-SM có khả nâng cao hiệu quang phổ việc tận dụng kỹ thuật mã hóa khơng gian để truyền tin dựa vị trí ăng-ten mảng ăng-ten phát Đồng thời nâng cao độ lợi phân tập nhƣ độ lợi mã hóa, giảm tỷ lệ lỗi bit BER nhờ việc truyền tín hiệu nhiều lần nhƣ mã hóa khối khơng gian-thời gian Đã có nhiều thuật tốn để tách tín hiệu cho hệ thống STBC-SM đƣợc nghiên cứu, đề xuất Tuy nhiên chƣa có thiết kế kiến trúc VLSI đƣợc xây dựng để tách tín hiệu máy thu hệ thống STBC-SM Chính vậy, đề tài tác giả tập trung vào việc thiết kế kiến trúc VLSI hoạt động theo thuật toán tách tín hiệu cầu phƣơng để tách tín hiệu cho hệ thống STBC-SM với mục tiêu xử lý nhanh, thông lƣợng lớn Đây bƣớc quan trọng để thiết kế IC chuyên dụng thực tách tín hiệu hệ thống có yêu cầu chất lƣợng, tốc độ cao Để tăng thông lƣợng tách tín hiệu, thiết kế đƣợc xem xét xây dựng để hoạt động theo mơ hình Pipeline Mơ hình hoạt động làm thơng lƣợng thiết kế tăng lên nhiều lần, nhiên có nhƣợc điểm lớn tài nguyên cần thiết cho hoạt động thiết kế cao so với mơ hình hoạt động Kết tổng hợp mô cho thấy thiết kế hoạt động với tần số cao thông lƣợng lớn Em xin chân thành cám ơn TS Ngô Vũ Đức, môn Điện tử-Kĩ thuật máy tính, TS Lê Minh Tuấn, Trung tâm Nghiên cứu Phát triên MobiFone tận tình iii hƣớng dẫn, bảo em thời gian làm luận văn Em xin đƣợc gửi lời cám ơn tới anh, bạn sinh viên Lab System VLSI giúp đỡ em thời gian nghiên cứu hoàn thành luận văn Tác giả Nguyễn Đình Đẳng iv DANH SÁCH KÝ HIỆU, TỪ VIẾT TẮT MIMO Multiple-Input Multiple-Output Đa đầu vào, đa đầu STC Space-Time Coding Mã hóa không gian - thời gian STBC Space-Time Block Coding Mã hóa khối khơng gian - thời gian SM Spatial Moduation Điều chế không gian STBC-SM Space time block coded Spatial Mã hóa khối khơng gian - thời Modulation gian cho điều chế khơng gian Very-large-scale integration Tích hợp cỡ lớn VLSI SD-STBCSM Sphere Detector for STBC-SM Tách tín hiệu cầu phƣơng cho hệ system thống STBC-SM ML Maximum likehood Hợp lệ cực đại IEEE The Institute of Electrical and Electronics Engineers Worldwide Interoperability for Tƣơng thích tồn cầu cho truy Microwave Access nhập viba LTE Long Term Evolution Công nghệ di động 4G ICI Inter-channel Interference Nhiễu liên kênh IAS Inter-Atenna Synchronization Đồng ăng-ten phát RF Radio frequency Tần số vô tuyến QAM Quadrature amplitude Điều chế biên vuông pha WiMAX modulation STTC Space-Time Trellis Coding Mã lƣới không gian thời gian MRC Maximal Ratio Combining Kết hợp tỷ số cực đại O-STBC Orthogonal Space-Time Block Mã hóa khối không gian - thời Coding gian trực giao BER Bit Error Rate Tỷ lệ lỗi bit PSK Phase-Shift Keying Khóa dịch pha v SNR Signal to Noise Ratio Tỉ số tín hiệu tạp âm BPSK Binary Phase Shift Keying Điều chế pha nhị phân CGD Coding Gain Distance Khoảng cách độ lợi mã hóa SC Spatial constellation Chịm khơng gian vi DANH SÁCH HÌNH ẢNH Hình 1: Quy trình kiểm tra Hình 2: Mơ hình kênh MIMO vô tuyến Hình 3: Sơ đồ khối hệ thống mã hóa STBC Hình 4: Sơ đồ khối máy phát sử dụng mã Alamouti 11 Hình 5: Máy thu hệ thống STBC sử dụng mã Alamouti 11 Hình 6: Kỹ thuật điều chế không gian 14 Hình 7: Chịm khơng gian chiều với ăng-ten phát, 4-QAM 15 Hình 8: Hệ thống SM, 4x4, 4-QAM 17 Hình 9: Nguyên lý hệ thống STBC-SM .19 Hình 10: Máy phát hệ thống STBC-SM .19 Hình 11: Lƣu đồ thuật tốn tách tín hiệu hợp lệ cực đại 30 Hình 12: BER hệ thống STBC-SM sử dụng tách tín hiệu ML 31 Hình 13: Nguyên tắc thuật tốn tách tín hiệu cầu phƣơng 31 Hình 14: Lƣu đồ thuật tốn tách tín hiệu cầu phƣơng 36 Hình 15: So sánh BER hệ thống sử dụng SD-STBCSM ML 37 Hình 16: Kiến trúc mức đỉnh thiết kế 38 Hình 17: Kiến trúc hoạt động pipeline 39 Hình 18: Kiến trúc khối chuyển đổi kênh truyền (Channel_Trans) 40 Hình 19: Kiến trúc khối QRD cho ma trận kênh truyền kích thƣớc 1 41 Hình 20: Kiến trúc Square_root cho tín hiệu input 28 bit 43 Hình 21: Kiến trúc M-Subtracter 44 Hình 22: Kiến trúc khối ED 45 Hình 23: Nguyên tắc xác định điểm thử .46 Hình 24: Các tín hiệu đồng hồ cho hoạt động thiết kế .46 Hình 25: Timing Diagram thiết kế .47 Hình 26 : Cấu trúc tín hiệu phức .49 Hình 27: Cấu trúc phần nguyên phần thập phân 49 Hình 28: Tín hiệu đầu vào mơ thiết kế ISIM 51 vii Hình 29: Tín hiệu kênh truyền 52 Hình 30: Tín hiệu đầu 52 Hình 31: Kết mơ ISIM Matlab .53 viii DANH SÁCH BẢNG BIỂU Bảng 1: Mapping chuỗi bit đầu vào mã trận STBC-SM với ăng-ten phát mã Alamouti 21 Bảng 2: Độ dài tín hiệu sử dụng mơ .50 Bảng 3: Kết tổng hợp tách tín hiệu cầu Virtex6 54 Bảng 4: So sánh với tách tín hiệu cầu khác 55 ix I vq rq -3 -1 Q -1 -3 Hình 25: Nguyên tắc xác định điểm thử Thiết kế hoạt động dƣới xung đồng hồ với độ tƣơng quan nhƣ hình 26: - External clock: Xung đồng hồ nhận chuỗi tín hiệu đầu vào kết nối hoạt động với khối khác hệ thống - Internal clock: Xung đồng hồ hoạt động nội tách tín hiệu External clock Internal clock Hình 26: Các tín hiệu đồng hồ cho hoạt động thiết kế 46 38 clock cycles 42 clock cycles cycles …………… …… ……… Y …………… …… ……… H …………… …… ……… …………… …… ……… …………… …… ……… …………… …… ……… QhY …………… …… ……… ED …………… …… ……… S …………… …… ……… x …………… …… ……… Internal clock YhY Channel Transformation QRD Hình 27: Timing Diagram thiết kế 47 Hình 27 mơ tả Timing Diagram thiết kế cho hệ thống STBC-SM với ăngten phát, sử dụng điều chế 16-QAM mã Alamoti cho STBC Trong đó: - Thời gian khởi tạo khối Channel_Trans chu kỳ đồng hồ internal Tƣơng ứng 1.5 chu kỳ đồng hồ external thiết kế - Thời gian chờ khởi tạo khối QRD 50 chu kỳ đồng hồ internal Tƣơng ứng với 12.5 chu kỳ đồng hồ external thiết kế - Thời gian chờ khởi tạo Mult_Hermi_QY 56 chu kỳ đồng hồ internal Ứng với 14 chu kỳ đồng hồ external thiết kế - Thời gian chờ khởi tạo ED 96 chu kỳ đồng hồ internal Ứng với 24 chu kỳ đồng hồ external thiết kế - Thời gian khởi tạo tách tín hiệu 100 chu kỳ đồng hồ internal (25 chu kỳ đồng hồ external thiết kế) Tƣơng ứng với thời gian mà cặp tín hiệu ( x1 , x2 ) S q đƣợc ƣớc lƣợng Khoảng thời gian đầu liên tiếp tách tín hiệu chu kỳ đồng hồ internal (1 chu kỳ đồng hồ external) Căn vào thời gian liệu đầu liên tiếp thiết kế, dễ dàng thấy rằng, thiết kế theo kiến trúc pipeline có thông lƣợng cao 25 lần so với thiết kế Mô tả thiết kế HDL Dựa theo thiết kế trình bày, tách tín hiệu cầu phƣơng hệ thống STBC- SM đƣợc mô tả ngôn ngữ Verilog đƣợc mô phỏng, tổng hợp công cụ Vivado Xilinx Để đơn giản hóa, hệ thống STBC-SM đƣợc giả thiết với số tiêu chí sau: - Sử dụng hệ thống ăng-ten thu phát 4x4 - Sử dụng điều chế 16-QAM - Sử dụng mã Alamouti cho mã hóa khơng gian thời gian (STBC)  Xác định kích thước tín hiêu Hầu hết biểu diễn tốn học tín hiệu số phức Do tín hiệu bao gồm phần có độ dài bit Một phần để biểu diễn phần giá trị thực, phần 48 lại biểu diễn phần giá trị ảo Do đặc điểm tín hiệu hệ thống khoảng giá trị phần thực ảo tín hiệu nhƣ số lƣợng bit để biểu diễn phần thực ảo bits Imaginary part Real part bits bits Hình 28 : Cấu trúc tín hiệu phức Do giá trị tín hiệu không nguyên nên việc biểu diễn giá trị thập phân đƣợc quy ƣớc sử dụng 10 bit Số lƣợng bit sử dụng để biểu diễn giá trị nguyên tùy thuộc vào khoảng giá trị mà chúng nhận đƣợc Độ dài tín hiệu thiết kế đƣợc xác định nhƣ sau: l bits Integral part Fractional part (l  10) bits 10 bits Hình 29: Cấu trúc phần nguyên phần thập phân - Tín hiệu điều chế 16-QAM x có giá trị phần thực, ảo nằm giá trị {-3; -1; 1; 3} tƣơng ứng với số lƣợng bit phần bit biểu diễn Do tín hiệu điều chế x đƣợc biểu diễn bit 49 Tín hiệu biễu diễn kênh truyền hi , j ( i, j  0,1, 2, ) số phức ( a  jb ) tuân - theo phân phối chuẩn có giá trị trung bình phƣơng sai Nghĩa phần lớn xác suất a  [1;1] Để nâng cao độ xác ta xét a  [3;3] Do a đƣợc biểu diễn 13 bit (bao gồm bit phần nguyên 10 bit phần thập phân) Tƣơng tự, b đƣợc biểu diễn 13 bit Nhƣ hi , j đƣợc biểu diễn 26 bit Các phần tử ma trận SC bao gồm phần thực ảo với giá trị nằm - khoảng [-1;1] ma trận S q đƣợc biểu diễn 24 bit Ma trận H q đƣợc hình thành từ ma trận H q  H * Sq Do - phần tử hqi , j đƣợc biểu diễn 26 bit - Ma trận Rq bao gồm phần thực rq với độ dài 14 bit - Tƣơng tự phần tử ma trận Qq đƣợc biểu diễn 26 bit - Bán kính hình cầu ban đầu đƣợc biểu diễn 38 bit Để việc tính tốn, xử lý liệu dễ dàng mà đảm bảo độ xác ta chuẩn hóa tín hiệu thiết kế với mức sai số 1/1024 Nghĩa tồn giá trị tín hiệu mô đƣợc nhân với giá trị 1024 (Tƣơng đƣơng phép dịch trái 10 bit) Bảng dƣới tổng hợp độ dài tín hiệu sử dụng mơ Bảng 2: Độ dài tín hiệu sử dụng mơ STT Tín hiệu Độ dài Độ dài phần thực Độ dài phần ảo (bit) (bit) (bit) yi , j 34 17 17 hi , j 26 13 13 x 3 50 Sq 24 12 12 Qq 26 13 13 Rq 14 14  38 19 19 Việc xây dựng chuỗi tín hiệu đầu vào thiết kế đƣợc thực hàm ngẫu nhiên cơng cụ MATLAB Sau có kết đầu từ mô phỏng, liệu tiếp tục đƣợc đƣa vào MATLAB để đánh giá hiệu độ xác thiết kế Kết mơ cơng cụ ISIM nhƣ sau: Hình 30: Tín hiệu đầu vào mô thiết kế ISIM 51 Hình 31: Tín hiệu kênh truyền Hình 32: Tín hiệu đầu Kết thu đƣợc sau q trình mơ ISIM MATLAB gần nhƣ hoàn toàn giống 52 Hình 33: Kết mơ ISIM Matlab Kết so sánh hoạt động tách tín hiệu MATLAB ISIM đƣợc thể hình 33 Từ hình cho thấy đƣờng kết tách tín hiệu Matlab ISIM hầu nhƣ trùng khớp nhau, có sai lệch nhỏ đƣờng Nguyên nhân sai lệch sai số cách biểu diễn giá trị matlap (sử dụng dấu phẩy động) biểu diễn HDL (sử dụng dấu phẩy tĩnh) Để làm giảm sai lệch này, tăng cƣờng số lƣợng bit để biểu diễn giá trị tín hiệu mơ HDL Sau mô công cụ ISIM, thiết kế đƣợc tổng hợp triển khai thiết bị Virtex XC6SLX150T để đánh giá tài nguyên thiết kế Kết tổng hợp khối thiết kế đƣợc đƣa bảng dƣới đây: 53 Bảng 3: Kết tổng hợp tách tín hiệu cầu Virtex6 STT Module Tài nguyên sử dụng Tần số hoạt động (Slide LUT) (MHz) QRD 40.348 371 ED 7.145 151 Channel_Trans 11.737 227 Mul_Hermi_QY 9.169 487 Mul_Hermi_Y 1.608 550 SD-STBCSM 70.681 151 Kết đánh giá tài nguyên phần cứng thiết kế đƣợc đƣa theo tiêu chí nhƣ sau: - Tần số hoạt động tối đa thiết kế f : Là tần số tối đa mà thiết kế hoạt động bình thƣờng - Số lượng tài nguyên sử dụng thiết kế: Là đơn vị tài nguyên phần cứng cần thiết để xây dựng tách tín hiệu - Thông lượng (thoughput): Là lƣợng liệu mà tách tín hiệu xử lý đơn vị thời gian Thông thƣờng thông lƣợng tỷ lệ thuận với tần số hoạt động Giá trị thông lƣợng tách tín hiệu đƣợc xác định cơng thức sau: T N* f c Trong đó: - T thông lƣợng thiết kế (Mbps) - N : Số lƣợng bit đƣợc tách chu kỳ (bit) - f : Tần số hoạt động tách tín hiệu (MHz) 54 - c : số chy kỳ đồng hồ đầu liên tiếp tách tín hiệu Với thiết kế tách tín hiệu cầu phƣơng cho hệ thống STBC-SM trình bày trên, số lƣợng bit tín hiệu chu kỳ hoạt động tách 10 bit Trong bit để chọn cặp ăng-ten phát bit để điều chế tín hiệu ( x1 , x2 ) Ngoài ta, nhƣ đề cập trên, khoảng cách chu kỳ output tách chu kỳ Internal clock (c  1) Nhƣ thông lƣợng hoạt động thiết kế đƣợc tính bằng: T  2.5 f (Mbps) (2.33) Bảng dƣới so sánh kết mô thiết kế tách tín hiệu cầu phƣơng cho hệ thống STBC-SM với số thiết kế tách tín hiệu: Bảng 4: So sánh với tách tín hiệu cầu khác ASIC-I [21] STT Hệ thống  ; 16  QAM MIMO Kiến ASIC 0.25  m ASIC-II [22] 4 ; 16  QAM Tài nguyên Thông lƣợng 57 MHz - 73 Mbps 4 ; SD-STBCSM 16  QAM ASIC 0.25  m Virtex  ; 16  QAM 7- Virtex XC7VX330T XC7VX330T 75 MHz 372 MHz 188 MHz - 8964 slice 53.594 slice 48 Mbps 470 Mbps trúc Tần số SESD [23] 169 Mbps 7- Các thiết kế ASIC-I, ASIC-II SESD thiết kế tách tín hiệu cầu phƣơng cho hệ thống MIMO Hệ thống MIMO đƣợc sử dụng thiết kế 55 hệ thống  điều chế 16-QAM Theo số liệu bảng so sánh, thiết kế hoạt động với tần số 188MHz nhanh nhiều so với thiết kế ASIC-I (57 MHz)và ASIC-II (75 MHz) chậm so với thiết kế SESD Tuy nhiên thông lƣợng thiết kế nghên cứu đạt đƣợc thông lƣợng 470 Mbps, lớn nhiều so với thiết kế cịn lại Để hoạt động với thơng lƣợng cao, lƣợng tài nguyên tiêu tốn cho thiết kế cao so với tách tín hiệu khác Kiến trúc tách tín hiệu cầu phương cho hệ thống STBC-SM thiết kế theo kiến trúc pipeline Kiến trúc tăng cường thơng lượng hoạt động tách tín hiệu Tuy nhiên, để thực theo kiến trúc này, tài nguyên cần thiết để tổng hợp thiết kế cao so với kiến trúc hoạt động Kết tổng hợp thiết kế chứng tỏ điều 56 KẾT LUẬN Trong đề tài tác giả tiến hành nghiên cứu thuật tốn tách tín hiệu cho hệ thống STBC-SM đồng thời tập trung xây dựng thiết kế kiến trúc VLSI tách tín hiệu cầu phƣơng cho hệ thống STBC-SM Trong u cầu thơng lƣợng hoạt động nhƣ tần số hoạt động thiết kế đƣợc trọng Bộ tách tín hiệu đề xuất luận văn đƣợc xây dựng theo kiến trúc pipeline để đáp ứng yêu cầu đặt Kiến trúc sau xây dựng đƣợc mô tả ngôn ngữ mô tả phần cứng Verilog đƣợc mô tín hiệu qua ISIM để kiểm tra độ xác Đồng thời thiết kế đƣợc tổng hợp công cụ Vivado Xilinx để đánh giá tài nguyên cần thiết việc triển khai thiết kế Các kết mô tổng hợp cho thấy thiết kế hồn tồn có khả đáp ứng đƣợc u cầu đặt tốc độ hoạt động cao thông lƣợng lớn Trong tƣơng lai, tác giả cố gắng tối ƣu thiết kế, đặc biệt kiến trúc QRD ED để tăng tốc độ, giảm thời gian hoạt động hệ thống Đồng thời phát triển kiến trúc để hoạt động với mức điều chế cao hơn, nhƣ số lƣợng ăngten lớn hệ thống 57 TÀI LIỆU THAM KHẢO [1] H Haas, A Chang Wook, and Y Sangboh R Mesleh (2006), Spatial modulation - a new low complexity spectral efficiency enhancing technique, Proceeding of First International Conference on Communication and Networking, pp 1-5 [2] U Aygolu, E Panayirci, and H V Poor E Basar (2010), Space-time block coding for spatial modulation, Proceeding of International Symposium on Personal Indoor and Mobile Radio Communications (PIMRC), pp 803-805 [3] Lê Minh Tuấn, Trần Xuân Nam (2011), Xử lý tín hiệu số khơng gian thời gian, Nhà xuất khoa học kĩ thuật, pp 243-281, 307 [4] S M Alamouti (1998), A simple transmit diversity technique for wireless communications, IEEE Journal on Selected Areas in Communications, vol 16, no 8, pp 1451-1458 [5] H Jafarkhani, and A R Calderbank V Tarokh (1999), Space-time block codes from orthogonal designs, IEEE Transactions on Information Theory, vol 45, no 1, pp 1456-1467 [6] B Vucetic and J Yuan (2003), Space-time coding [7] H Jafarkhani, and A R Calderbank V Tarokh (1999), Space-time block codes from orthogonal designs, IEEE Transactions on Information Theory, vol 45, no 1, pp 1456-1467 [8] H Haas, and P M Grant M Di Renzo (2011), Spatial modulation for multipleantenna wireless systems: a survey, IEEE Communications Magazine, vol 49, no 12, pp 182-191 [9] H Haas, A Chang Wook, and Y Sangboh R Mesleh (2006), Spatial modulation - a new low complexity spectral efficiency enhancing technique, in Proceeding of First International Conference on Communication and Networking, pp 1-5 [10] A Ghrayeb, and L Szczecinski J Jeganathan (2008), Spatial modulation: 58 optimal detection and performance analysis, IEEE Communications Letters, vol 12, no 8, pp 545-547 [11] H Haas, A Ghrayeb, S Sugiura, and L Hanzo M Di Renzo (2014), Spatial modulation for generalized MIMO: challenges, opportunities, and implementation, in Proceedings of the IEEE, vol 102, no 1, pp 56-103 [12] A Ghrayeb, and L Szczecinski J Jeganathan (2008), Spatial modulation: optimal detection and performance analysis, IEEE Communications Letters, vol 12, no 8, pp 545-547 [13] H Haas, S Sinanovic, A Chang Wook, and Y Sangboh R Y Mesleh (2008), Spatial modulation, IEEE Transactions on Vehicular Technology, vol 57, no 4, pp 2228-2241 [14] Y Yang and B Jiao (2008), Information-guided channel-hopping for high data rate wireless communication, IEEE Communication Letters, vol 12, no 4, pp 225-227 [15] A Ghrayeb, and L Szczecinski J Jeganathan (2008), Spatial modulation: optimal detection and performance analysis, IEEE Communications Letters, vol 12, no 8, pp 545-547 [16] M A Imran, and O Tafazolli F Heliot (2012), On the energy efficiencyspectral efficiency trade-off over the MIMO Rayleigh fading channel, IEEE Transactions on Communications, vol 60, no 5, pp 1345-1356 [17] Ümit Aygölü, Erdal Panayırcı and H Vincent Poor Ertuğrul Başar (2011), Space-Time Block Coded Spatial Modulation, IEEE Trans Commun., vol 59, no 3, pp 823-832 [18] Minh-Tuan Le, Vu-Duc Ngo, Hong-Anh Mai, Xuan Nam Tran, and Marco Di Renzo (2014), Spatially Modulated Orthogonal Space-Time Block Codes with Non-Vanishing Determinants, IEEE TRANSACTIONS ON COMMUNICATIONS, vol 62, no [19] M Di Renzo and H Haas (2011), Transmit-diversity for spatial modulation (SM): towards the design of high-rate spatially-modulated space-time block codes, IEEE Int Conf Commun., pp 1-6 59 [20] S Samavi et al (2008), Modular array structure for non-restoring square root, Journal of Systems Architecture, vol 54, pp 957-966 [21] M Wenk, M Zellweger, M Wegmueller, N Felber, and A Burg (2014), Vlsi implementation of the sphere decoding algorithm, Proceedings of the 30th European Solid-State Circuits Conference, pp 303-306 [22] M Borgmann, C Simon, M Wenk, M Zellweger, and A Burg (2014), Performance tradeoffs in the vlsi implementation of the, Fifth IEE International Conference on 3G Mobile Communication Technologies, pp 9397 [23] Minh-Tuan Le, Nam Pham Ngoc, and Vu-Duc Ngo Xuan-Nghia Nguyen (2015), A pipelined schnorr-euchner sphere decoder architecture for mimo systems, International Conference on Advanced Technologies for Communications (ATC), pp 366-371 60 ... Độ phức tạp tách tín hiệu ML 578 flops/bit Trong tách tín hiệu cầu phƣơng SD -STBCSM 340 flops/bit 41% so với tách tín hiệu ML Thuật tốn tách tín hiệu cầu phương cho hiệu tách tín hiệu (tỷ số... thuật tốn tách tín hiệu cho hệ thống STBCSM Trong thuật tốn đưa nghiên cứu, đánh giá so sánh hiệu độ phức tạp hệ thống, thuật tốn tách tín hiệu hợp lệ cực đại, thuật tốn tách tín hiệu cầu phương. .. xây dựng để tách tín hiệu máy thu hệ thống STBC-SM Chính vậy, đề tài tác giả tập trung vào việc thiết kế kiến trúc VLSI hoạt động theo thuật toán tách tín hiệu cầu phƣơng để tách tín hiệu cho hệ