Luận văn thạc sĩ Kỹ thuật điện tử: Các phương pháp giảm nhiễu trong PCB Layout

CHƯƠNG 1 : GIỚI THIỆU TỔNG QUAN 1.1 ĐẶT VẤN ĐỀ Trong thời đại công nghệ phát triển và thay đổi liên tục cũng như việc các hãng công nghệ liên tục tung ra thị trường các thiết điện tử c

GIỚI THIỆU TỔNG QUAN

ĐẶT VẤN ĐỀ

Trong thời đại công nghệ phát triển và thay đổi liên tục cũng nhƣ việc các hãng công nghệ liên tục tung ra thị trường các thiết điện tử có độ tích hợp mật độ linh kiện điện tử cao nhƣ smartphone, smart tivi, các thiết bị tích hợp điều khiển nhà thông minh, các thiết bị tự động hóa trong công nghiệp hoặc trong các lĩnh vực quan trọng nhƣ thiết bị y tế, thiết bị quân sự cũng có sự hiện diện của các sản phẩm điện tử công nghệ cao Khi đứng trên quan điểm của người sử dụng các sản phẩm điện tử thì người sử dụng khó mà phân biệt đƣợc sản phẩm mà họ sẽ chọn lựa là tốt hay không tốt về mặt kỹ thuật thiết kế, cũng nhƣ việc sản phẩm đó có đáp ứng đƣợc các tiêu chí về độ ổn định và hoạt động một cách hiệu quả hay không Còn xét trên quan điểm là nhà thiết kế ra các sản phẩm điện tử thì không phải tất cả nhà thiết kế đều có thể tạo ra các sản phẩm chất lƣợng tốt đƣợc và việc nghiên cứu tìm hiểu các cách thức hoặc kỹ thuật thiết kế tốt để hỗ trợ cho các nhà thiết board mạch là điều cần thiết

Mục tiêu chính của đề tài là đưa ra những nguyên nhân và ảnh hưởng của nhiễu đến việc thiết kế mạch điện tử Các mạch thông thường được sử dụng rộng rãi trong thiết bị điện tử đƣợc đánh giá là sử dụng kỹ thuật thiết kế tốt hoặc có thể sử dụng thiết kế không tốt Và một sản phẩm thương mại được đánh giá là đạt chất lượng nếu thông qua các yêu cầu của cơ quan có thẩm quyền để được cấp giấy phép bán ra thị trường

Luận văn này chỉ đề cập đến vấn đề nhiễu thông thường ở một vài mạch layout cụ thể và các board ở dạng bản vẽ phác thảo để mô tả các vấn đề nhiễu Mục đích để tránh thiết kế ra các mạch chất lƣợng kém và giảm lỗi trong pcb layout Trong luận văn sẽ trình bày lý thuyết về trường điện từ đối với điện trở, tụ điện, cuộn cảm và sự liên quan đến vấn đề EMI, sau đó nhấn mạnh đến vài vấn đề nhiễu thực tế mà mô phỏng có thể minh họa đƣợc Điều quan trọng là hiểu đƣợc vấn đề tại sao giảm nhiễu lại trở nên quan trọng và các vấn đề nhiễu có thể ảnh hưởng đến chất lượng board mạch thì cần phải đƣợc điều chỉnh cho đúng trong giai đoạn đang còn thiết kế chứ không phải là thiết kế board xong thì mới xem xét đến nhiễu

YÊU CẦU ĐẶT RA

Trong thiết kế PCB layout thì các đối tượng ảnh hưởng đến chất lượng và độ ổn định của board mạch là:

- Phần mạch cấp nguồn (power integrity) - Các vấn đề SI (Signal integrity)

- Các vấn đề về EMC/EMI/ESD - Các vấn đề liên quan đến nhiễu khác có thể xảy ra… n 1.1 Các loại nhiễu hệ thống n 1.2 Các loại nhiễu trên board pcb

3 Việc phân tích và xử lý các vấn đề nêu trên là một nhiệm vụ quan trọng trong quá trình thiết kế PCB layout mà hầu nhƣ các công ty thiết kế PCB layout đều quan tâm Hiện nay, trên thị trường đã có các phần mềm mô phỏng có thể giả lập và phân tích đƣợc các vấn đề nêu trên chẳng hạn nhƣ:

- Hyperlynx của hãng Mentor Graphics là công cụ mô phỏng mà có thể kiểm tra các vấn đề power integrity, signal integrity và EMC

- CST Studio là tool mô phỏng mà có thể kiểm tra các vấn đề EMC và signal integrity

- Allegro Sigrity SI của hãng Cadence có thể kiểm tra EMC

- Matlab với công cụ RF Tool

Khi đã có công cụ kiểm tra thì việc phát hiện nhiễu hoặc các vấn đề liên quan đến tính ổn định của board trở nên dễ dàng hơn Tuy nhiên, để có thể xử lý đƣợc các loại nhiễu, các vấn đề liên quan là một chuyện khác hoàn toàn và cần phải có sự đầu tƣ nghiên cứu cũng nhƣ cần có nhiều kinh nghiệm trong quá trình thiết kế PCB Một vấn đề khác nữa là việc bỏ tiền ra mua bản quyền phần mềm mô phỏng là một điều đáng quan tâm vì nó sẽ tốn khá nhiều chi phí

Khi xem xét đến vấn đề nhiễu và các vấn đề về EMC/EMI thì các board 1 lớp hoặc board 2 lớp không thể đáp ứng đƣợc mà phải sử dụng các thiết kế có số lớp nhiều hơn nhƣ board 4 lớp, board 6 lớp… Tuy nhiên, cũng còn tùy thuộc vào môi trường mà thiết bị được sử dụng và chức năng hoạt động của board mạch mà có thể chọn cấu trúc lớp cho phù hợp để giảm giá thành sản phẩm

CẤU TRÚC BOARD MẠCH PCB

GIỚI THIỆU CẤU TRÚC LỚP VÀ VẬT LIỆU CHẾ TẠO PCB

2.1.1 CẤU TRÚC LỚP BOARD MẠCH PCB

Việc quyết định chọn số lớp cho một thiết kế là rất quan trọng vì nó quyết định chi phí cấu thành sản phẩm và chất lượng của sản phẩm đó Thông thường thì số lớp càng tăng thì chi phí sản xuất board mạch sẽ càng tăng và đó là điều không mong muốn của các nhà sản xuất thiết bị Tuy nhiên trong một số trường hợp cụ thể thì việc tăng số lớp sẽ giảm chi phí thiết kế và giảm thời gian thiết kế, đồng thời kiểm soát tốt vấn đề EMI sẽ giúp cho việc tránh đƣợc rủi ro khi đăng ký kiểm nghiệm sản phẩm tại các cơ quan kiểm nghiệm, do đó tùy trường hợp cụ thể mà chúng ta chọn số lớp cho phù hợp

Bảng sau là một gợi ý cấu trúc board nhiều lớp: n 2.1 Một số cấu trúc lớp board mạch PCB

Một board mạch pcb 4 lớp thông thường có cấu trúc như hình sau: n 2.2 Cấu trúc board pcb 4 lớp

2 layer S1 Power GND4 layer S1&GND GND Power S2&GND4 layer S1&GND Power GND S2&GND6 layer S1&GND S2 GND Power S3 S4&GND6 layer S1&GND S2 GND Power GND S3&GND8 layer S1&GND GND S2&GND Power Power S3&GND GND S4&GND8 layer S1&GND GND S2&GND GND Power S3&GND GND S4&GND8 layer S1&GND S2&GND GND Power Power GND S3&GND S4&GND

5 Trong đó, các thông số về độ dày của các lớp và hằng số điện môi là 2 thông số đáng quan tâm nhất vì nó ảnh hưởng đến sự phối hợp trở kháng của đường mạch in Các thông số này sẽ phụ thuộc vào vật liệu mà nhà sản xuất board sử dụng, do đó chúng ta cần tham khảo thông tin từ nhà sản xuất trước khi thiết kế board để tránh phải hiệu chỉnh thiết kế lại cho phù hợp

Trong phần này sẽ bàn một chút về vật liệu sử dụng cho lớp cách điện (dielectric) Mỗi loại vật liệu cách điện sẽ có một giá trị hằng số điện môi khác nhau

Hằng số điện môi tương đối của hầu hết chất điện môi sử dụng để làm vật liệu cách điện trong PCB điều thay đổi theo tần số và thường giảm xuống khi tần số tăng lên Điều này sẽ gây ra sai sót trong tính toán trở kháng đường mạch và do đó ảnh hưởng đến việc phối hợp trở kháng trong một số trường hợp

Trong các board mạch số thông thường thì lớp cách điện sử dụng vật liệu là FR4 với hằng số điện môi là =4 † 4.5 Tuy nhiên, các nhà sản xuất vẫn có thể sử dụng một vài vật liệu khác để phù hợp với thiết kế của họ.

TÍNH TOÁN TRỞ KHÁNG ĐƯỜNG MẠCH IN

Việc tính toán trở kháng đường mạch in trong board mạch sẽ trở nên quan trọng khi trong board có các tín hiệu cần sự phối hợp giữa bên truyền tín hiệu và nhận tín hiệu Do đó, kiểm soát trở kháng là điều cần quan tâm khi bắt đầu công đoạn vẽ board đến công đoạn hoàn thành

Xét hình bên dưới với 2 trường hợp: vẽ đường mạch in ở lớp ngoài và vẽ đường mạch in ở lớp trong (đối với board nhiều lớp)

6 n 2.3 (a) Stripline, (b) Microstripline n 2.4 Công t ức tín trở k áng c o Stripline

2.2.1 SỬ DỤNG PHẦN MỀM AppCAD

Một tính năng của phần mềm AppCAD đưa ra nhằm hỗ trợ người thiết kế trong việc tính toán trở kháng đường mạch in đó là “Impedace Calculator”

Xét một ví dụ về board mạch có cấu trúc lớp đƣợc lựa chọn nhƣ sau:

7 n 2.5 Cấu trúc board 4 lớp Để có thể vẽ 1 line đơn có trở kháng 50ohm ± 10% đƣợc vẽ ở lớp L1 hoặc L4 ta có thể sử dụng phần mềm AppCAD để tính toán trước khi bắt tay vào thiết kế board mạch n 2.6 Tín trở k áng sử dụng phần mềm AppCAD

T=0.018mm là độ dày của lớp L1 H=0.2mm là độ dày lớp cách điện ở giữa lớp L1 và L2 W=0.2mm là độ rộng line

L0mm là chiều dài line Lớp cách điện ở đây là FR-4 với hằng số điện môi tương ứng là

2.2.2 SỬ DỤNG PHẦN MỀM CST STUDIO

Một tính năng của phần mềm CST đưa ra nhằm hỗ trợ người thiết kế trong việc tính toán trở kháng đường mạch in đó là “Impedace Calculator” n 2.7 Tín toán trở k áng sử dụng phần mềm CST

2.2.3 SỬ DỤNG PHẦN MỀM ALLEGRO SIGRITY SI

Khi sử dụng công cụ PCB Editor của hãng cadence để vẽ board mạch in thì nếu có thêm bản quyền công cụ Allegro Sigrity Si, chúng ta có thể sử dụng để kiểm tra trở kháng của đường mạch in đã vẽ.

Một ví dụ về kiểm tra trở kháng đường mạch in sau khi đã vẽ xong n 2.8 Kiểm tra trở k áng sử dụng phần mềm Allegro Sigrity Si

TRƯỜNG ĐIỆN TỪ ĐỐI VỚI ĐIỆN TRỞ, TỤ ĐIỆN VÀ CUỘN CẢM

GIỚI THIỆU TRƯỜNG ĐIỆN TỪ

Trong phần này sẽ giới thiệu chi tiết về ứng dụng quan trọng của phân tích trường điện từ là mô tả đặc tính tại tần số cao của phần tử điện tử đơn giản như điện trở, tụ điện và cuộn cảm trên cơ sở là hệ phương trình của Maxwell

Vì dạng hình học của hầu hết các linh kiện có dạng trụ hoặc phẳng cho nên trạng thái của chúng nói chung là dễ phân tích Tuy nhiên, để ứng dụng cho việc phân tích trạng thái của đường mạch in với hình dạng line chạy lòng vòng trong một board mạch pcb là điều khó khăn hơn

Một phương pháp để phân tích các cấu trúc đơn giản là xem xét các giới hạn cơ bản, các phương trình Maxwell và điều kiện biên sau đó đưa ra giả thuyết về trường điện từ mà từ đó sẽ tìm đƣợc kết quả Những giả thuyết này sau đó đƣợc kiểm tra cho phù hợp với các giới hạn còn lại nào chưa được viện dẫn Để mô tả cho phương pháp này ta có thể phân tích điện trở, tụ điện và cuộn cảm với hình dạng đơn giản

Tất cả phần tử vật lý đều thể hiện các mức độ khác nhau về tính trở kháng, điện cảm và điện dung phụ thuộc vào tần số Điều này là bởi vì:

- Bản chất của tất cả vật dẫn điện đều có trở kháng - Tất cả các dòng điện sẽ sinh ra từ trường và do đó tạo ra điện cảm - Tất cả điện áp khác nhau sinh ra điện trường và tạo ra điện dung

Hệ phương trình Maxwell bao gồm bốn phương trình được đề ra bởi James Clerk Maxwell, dùng để mô tả trường điện từ cũng như những tương tác của chúng đối với vật chất Bốn phương trình Maxwell mô tả lần lượt:

 Điện tích tạo ra điện trường như thế nào (định luật Gauss)

 Sự không tồn tại của vật chất từ tích

 Dòng điện tạo ra từ trường như thế nào (định luật Ampere)

 Và từ trường tạo ra điện trường như thế nào (định luật cảm ứng Faraday)

Tóm tắt các phương trình và khái niệm cho trường hợp tổng quát

Tên Dạng vi phân Dạng tích phân Định luật Gauss

∮ ∫ Định luật Gauss cho từ trường

∮ Định luật Faraday cho từ trường

∫ Định luật Ampere (với sự bổ sung của Maxwell)

Liệt kê khái niệm của các đại lượng trong hệ đo lường SI

Kí hiệu Ý nghĩa Đơn vị

→ Vectơ cảm ứng từ tesla, weber /

Liệt kê khái niệm của các đại lượng trong hệ đo lường SI

Kí hiệu Ý nghĩa Đơn vị

J Mật độ dòng điện A/ dA Vectơ vi phân diện tích A, có hướng vuông góc với mặt S dV Vi phân của thể tích V đƣợc bao bọc bởi diện tích S dl Vectơ vi phân của đường cong, tiếp tuyến với đường kính C bao quanh diện tích S m

Toán tử tính suất tiêu tán: trên mét

(còn gọi là rot) Toán tử tính độ xoáy cuộn của trường vectơ trên mét

ĐIỆN TRỞ

Điện trở là linh kiện tuyến tính thụ động có 2 đầu, đặc trƣng bởi tính trở kháng của chúng qua kí hiệu R(Ohm) v = i.R (3.2.1)

Trong đó v(t) và i(t) là sự kết hợp điện áp và đòng điện Khi có điện áp 1 volt đặt vào hai đầu một điện trở 1 ohm sẽ sinh ra một dòng điện 1 ampere chạy qua nó Điều này xác định đƣợc giá trị điện trở là 1 ohm Điện trở được mô tả trong hình 3.1 gồm 2 bản dẫn điện lý tưởng đặt song song và ở giữa là vật liệu dẫn có độ dẫn điện σ , hằng số điện môi ε, độ từ thẩm μ, độ dày d

Hai bản ở 2 đầu và vật liệu dẫn có một diện tích mặt cắt ngang không đổi A [m 2 ] trong hệ trục tọa độ xy Giả sử có một điện áp tĩnh V đặt trên điện trở R và một dòng điện I chạy qua R

12 n 3.1 Mô tả điện trở đơn giản Điều kiện biên đòi hỏi vector điện trường ⃗⃗⃗ tại bản dẫn điện lý tưởng phải vuông góc với nó ⃗⃗⃗ ̂ Định luật Faraday yêu cầu tích phân đường ⃗⃗ từ một bản dẫn này đến bản dẫn kia phải bằng điện áp v mà không phụ thuộc vào đường đi của tích phân Vì độ điện dẫn σ [Siemens/m] bên trong vật dẫn không thay đổi song song với trục z điều này thỏa mãn công thức điện trường tĩnh đều ⃗ E 0 tại mọi điểm bên trong vật liệu dẫn điện.Vì thế:

∫ ⃗⃗⃗ dz = E 0 d = v, trong đó E0 = v/d [ Vm -1 ] (3.2.2) Như vậy, điện trường trong vật liệu dẫn xác định mật độ dòng điện :

Dòng điện tổng i chạy qua diện tích mặt cắt A là: i=∬ ̅ ̂ ∬ ̅ ̂ ∬ (3.2.4) Mà I = v/R, do đó trở kháng tĩnh của một mặt phẳng điện trở đơn giản là

Công suất tức thời p [W] tiêu hao trên một điện trở là:

13 Diện tích bề mặt tại 2 đầu bản dẫn nơi điện trường vuông góc với vật liệu dẫn điện lý tưởng Điều kiện biên ⃗ ⃗⃗ cho thấy mật độ điện tích bề mặt ρs trong bề bản dẫn dương tiếp giáp với vật liệu dẫn điện:

Tổng số Q tĩnh trên tấm điện trở dương là ρsA coulombs Theo quy ước chỉ số s dùng để phân biệt mật độ diện tích bề mặt ρs [C m -2 ] với mật độ thể tích ρ [C m -3 ]

Tổng diện tích Q = ρsA = CV, trong đó C là điện dung Điện áp và dòng điện ổn định trên điện trở sẽ tạo ra trường bên ngoài điện trở nhưng việc tạo này không bổ sung thêm dòng và áp tại các đầu linh kiện Tương tự như vậy μ và ε không ảnh hưởng đến giá trị tĩnh của điện trở R Tuy vậy, tại những tần số cao hơn thì trở kháng R sẽ thay đổi và cả điện cảm và điện dung đều xuất hiện.

TỤ ĐIỆN

Tụ điện là linh kiện tuyến tính thụ động có 2 đầu tích trữ điện tích Q và đƣợc đặc trƣng bởi tính điện dung C [Farads], xác định bởi công thức sau:

Khi điện áp v(t) đặt lên tụ, nghĩa là điện áp tĩnh 1 Volt đặt lên tụ 1 Farad chứa 1 Coulomb tại mỗi đầu, điều này xác định F [C/v]

Cấu trúc điện trở đơn giản mô tả ở hình 3.2.1 sẽ trở thành một tụ điện thuần túy tại tần số thấp nếu độ điện dẫn σ→0 Mặc dù có vài loại tụ điện gồm hai bản song song với ε ≅ ε 0 tuy nhiên loại thường được sử dụng là loại chứa đầy chất điện môi với hằng số điện môi ε> ε 0 Giá trị thông thường hằng số điện môi ɛ/ɛ0 được sử dụng trong tụ điện là từ 1-100 Trong mọi trường hợp điều kiện biên lần nữa yêu cầu vector điện trường ⃗ vuông góc với một bản dẫn của vật dẫn điện lý tưởng để được cùng hướng với trục z, định luật Faraday yêu cầu bất cứ tích phân đường của ⃗ từ một điện thế ở bản này đến bản kia phải bằng điện áp v đặt lên tụ điện Điều này một lần nữa thỏa mãn công thức điện trường đều tĩnh ⃗ E0 bên trong môi trường vật dẫn phân tách bởi các bản dẫn điện

14 Chúng ta sẽ bỏ qua những ảnh hưởng nhất thời của trường tạo ra bên ngoài tụ điện nếu như khoảng cách d của 2 bản dẫn là quá nhỏ so với đường kính của chúng

Như vậy E0 = v/d [V m -1 ] Mật độ điện tích bề mặt trên phần bản dẫn dương tiếp giáp với vật liệu dẫn điện là σs = εEo [C m

-2] và tổng số điện tích tĩnh Q trên bản dương trong vùng diện tích A là:

Q = Aσs = AɛE0 = Aɛv/d = Cv [C] (3.3.2) Do đó với tụ điện 2 bản song song:

Sử dụng (3.3.1) và thực tế tổng số Q(t) trên bản dẫn dương là lấy tích phân thời gian dòng i(t) đi qua nó, chúng ta có đƣợc mối liên hệ giữa điện áp và dòng cho một tụ điện:

Khi 2 tụ được mắc song song như hình 3.2, tụ điện tương đương có giá trị C eq chứa tổng số Q eq , giá trị này dễ dàng tính đƣợc thông qua Q 1, Q 2 và C 1 , C 2 : n 3.2 Mạch tụ điện mắc song song

Do Q eq là tổng số Q trên mỗi tụ riêng và các tụ điện mắc song song có cùng điện áp ta có:

15 n 3.3 Tụ điện mắc nối tiếp

Khi 2 tụ đƣợc mắc nối tiếp nhƣ mô tả trong hình 3.3, khi đó Q 1 = Q 2 và điện áp tổng là tổng điện áp trên mỗi tụ:

Ceq -1 = v/Q = (V 1 + V 2 )/Q = C 1 -1 + C 2 -1 (3.3.6) Mật độ năng lƣợng điện tức thời xác định bởi định lý Poynting:

Tổng năng lƣợng điện W e tích trữ đƣợc trên tụ điện là tích phân của W e lấy trên tổng thể tích của chất điện môi:

∭ ̅ ̅ (3.3.8) Năng lượng trung bình tương ứng của một tụ điện trong trạng thái sin ổn định:

(3.3.9) Để chứng minh công thức (3.3.8) cho bất cứ tụ C nào không phải là tụ bản song song, chúng ta có thể tính W e = ∫ trong đó i = dq/dt và q = Cv vì vậy ta có

Chúng ta cũng có thể phân tích dạng hình học khác của tụ điện, chẳng hạn tụ điện hình trụ mô tả ở hình 3.4 có bán kính trong là a, bán kính ngoài b, độ dài D, bên trong có hằng số điện môi ɛ

16 n 3.4 Tụ điện n trụ Điện trường có xu hướng bị phân tán, uốn cong tự do trong phần diện tích trống giữa 2 trụ và phải vuông góc với bán kính trong và ngoài của các hình trụ Nó đối xứng trụ và có φ độc lập Một điện trường hướng tâm hoàn toàn có những đặc điểm này:

⃗ (r) = E 0 /r (3.3.10) Điện thế Φ(r) là tích phân của điện trường, hiệu điện thế giữa phần trong và ngoài vật dẫn là:

V= ∫ ) [V] (3.3.11) Điện áp tụ sinh ra một mật độ diện tích bề mặt ρs ở trong và ngoài vật dẫn, khi ρs= ɛE = ɛE 0 /r Nếu Φa > Φb thì trụ trong tích điện dương, trụ ngoài tích điện âm và E 0 dương Tổng Q bên trong trụ là:

Q= (3.3.12) Do đó, tụ điện hình trụ này có tổng điện dung C:

Trong giới hạn khi b/a → 1 và b – a = d, chúng ta có thể xem nhƣ một tụ 2 bản song song với C →εA/d khi diện tích bản A = 2πaD

CUỘN DÂY

Tất cả các dòng điện trong linh kiện sinh ra từ trường, nó tích lũy năng lượng từ và tạo ra điện cảm ở một cấp độ mà nó phụ thuộc vào tần số Khi 2 nhánh của mạch sinh ra từ trường, mỗi nhánh sẽ cảm điện áp của nhánh kia và sự ghép nối các nhánh này ta sẽ đƣợc một bộ biến áp

Cuộn cảm là linh kiện tuyến tính thụ động đƣợc thiết kế để tích lũy năng lƣợng từ, nhất là ở những tần số thấp Một dạng hình học đơn giản của cuộn cảm nhƣ hình 3.5 khi dòng i(t) chạy vòng qua 2 bản dẫn điện lý tưởng đặt song song có bề rộng W và chiều dài D, khoảng cách 2 bản là d và bị ngắn mạch tại bản cuối n 3.5 Cấu trúc cuộn cảm Để tìm từ trường từ dòng điện chúng ta sử dụng công thức tích phân từ định luật Ampere với các biến là ⃗⃗⃗ :

∮ ̅ ̅ ∬ ̅ ̅ ̅ (3.4.1) Đường bao C 1 vòng quanh tất cả dòng điện như hình 3.5 chạy vòng quanh lưới điện ngắn mạch Như vậy tích phân đường của ⃗⃗⃗ phải bằng 0 trong trường hợp ổn định Đường bao C 2 chỉ chạy bao dòng i(t) vào, vì thế tích phân đường của ⃗⃗⃗ của đường bao C 2 bằng i(t) trong trường hợp ổn định Những giá trị tích phân trên phù hợp với từ trường bằng 0 bên ngoài 2 bản dẫn điện và một hằng số trường ⃗⃗⃗ = H 0 ⃗ giữa chúng Những phép tích phân này cũng phù hợp chính xác với những trường xoáy tại biên của bản dẫn điện nhƣ mô tả trong hình 3.5 (b) trong tọa độ X – Y khi Z > 0

Trường xoáy này có thể được bỏ qua nếu như khoảng cách d rất nhỏ so với bề rộng W của bản

18 Nó đƣợc diễn giải nhƣ sau:

Và ⃗⃗⃗ ≅ 0 Điện áp v(t) đặt ở 2 đầu cuộn cảm nhƣ mô tả ở hình 3.5 và 3.6 có thể đƣợc xác định bởi phép tích phân từ định luật Faraday:

Trong đó z = D ngay tại đầu cuộn cảm Chú ý rằng khi chúng ta tính tích phân ⃗ xung quanh đường biên C ở đó có giá trị bằng 0 dọc theo đường dẫn vào bên trong vật dẫn lý tưởng và thành phần khác 0 bị giới hạn được mô tả ở đoạn từ 1 đến 2 Do đó: v(t)=

Công thức (3.4.5) định nghĩa điện cảm L [Henries] của cuộn cảm Vì vậy điện cảm L 1 cho một dòng điện vòng có chiều dài W >> d và diện tích A = Dd là:

(3.4.6) Để đơn giản những phương trình này chúng ta định nghĩa từ thông :

Phương trình (3.4.5) và (3.4.7) trở thành: v(t)=d (3.4.8)

Khi chúng ta giả định trường xoáy có thể được bỏ qua do W >> d Mạng lưới điện cảm L của 2 cuộn cảm L 1 và L 2 khi mắc nối tiếp hay song song cũng tương tự nhƣ cách mắc điện trở:

PHÂN TÍCH MỘT ĐOẠN DÂY DẪN NGẮN

Chúng ta gần nhƣ có thể ƣớc tính điện cảm của một đoạn dây ngắn bằng cách mô hình hóa nó nhƣ mô tả ở hình 3.6: n 3.6 Mô n một đoạn dây ngắn

Trong đó: r 0 là bán kính đoạn dây dẫn điện có độ dài D mang một dòng điện i(t) Điện cảm của bất cứ thiết bị nào cũng có thể mô tả phần năng lƣợng từ tích trữ nhƣ là một hàm của dòng điện i nhƣ sau:

Do vậy để tính L trước hết ta phải tính H và W m Nếu hình trụ có chiều dài không giới hạn thì ⃗⃗ ≅ ⃗⃗⃗ H(r) phải tuân theo định luật Ampere và thể hiện tính đối xứng trụ Do vậy:

Và H(r) ≅ i/2πr Do vậy hằng số mật độ năng lƣợng từ là:

〈 〉 (3.5.3) Để tìm trung bình tổng năng lƣợng từ chúng ta phải lấy tích phân trên cả khối Ở 2 bên chúng ta có thể bỏ qua những trường vòng và tính tích phân đơn giản trên chiều dài D Một giới hạn ngoài dành cho r là ~D vì theo định luật Biot-Savart thì trường giảm khi r 2 từ chính nguồn của chúng nếu nguồn đó là cục bộ

≅ ∫ ∫ 〈 〉 ≅ ∫ dr = ( )lnr (3.5.4) Sử dụng (3.5.1) chúng ta tìm đƣợc điện cảm cho một đoạn dây:

MẠCH TƯƠNG ĐƯƠNG CỦA ĐIỆN TRỞ

Mục 3.2 đã mô tả điện trở R = d/σA ohms đƣợc xác định từ hai bản điện trở song song trong hình 3.1 và điện dung C = εA/d farads Khi có dòng điện chạy qua linh kiện sẽ tạo ra từ trường và điện cảm

Tham khảo 2 bản điện trở song song từ hình 3.1, hầu hết điện cảm sẽ xuất hiện từ các dây dẫn khi chúng có bán kính rất nhỏ r 0 so với bán kính của các bản dẫn điện Điện cảm L sẽ mắc nối tiếp với thành phần RC của linh kiện Hai thành phần R và C mắc song song vì tổng dòng chạy xuyên mạch là tổng dòng điện dẫn và dòng điện thay thế, dòng điện rơi trên các dòng này là bằng nhau, giống nhƣ điện áp trên 2 bản song song Mạch tương đương bậc 1 được mô tả ở hình 3.7: n 3.7 Mạc tương đương của một điện trở đơn giản 2 bản cực

Xem xét hình 3.7 cho thấy rằng tại tần số rất thấp ta có thể bỏ qua ảnh hưởng của cuộn cảm và tụ điện vậy trong mạch chỉ còn lại trở kháng R tương ứng với từng linh kiện mà mạch sẽ gần nhƣ bị ngắn mạch (nếu R rất nhỏ) hoặc hở mạch (nếu R rất lớn)

Tại tần số cao lúc này cần xét đến thành phần điện cảm Khi tần số f tăng từ 0 vƣợt quá hơn mức trở kháng R, hoặc mạch RL hoặc mạch RC đầu tiên tích cực, tùy thuộc vào tụ điện C ngắn mạch R tại tần số thấp hơn khi cuộn cảm L hở mạch R; Đó là RC chi phối mạnh khi R > √ Vẫn tại tần số cao, mạch LC tồn tại, tiếp theo đó một mình điện cảm L Sự kết hợp nhất định R,L và C, một vài biến đổi có thể hợp nhất

Ngay cả cho mô hình điện trở đơn giản nhƣ trên cũng cho ta thấy rằng dây dẫn cũng tồn tại trở kháng và nó tạo ra từ trường tích trữ giữa hai đầu dây dẫn vì ở đó

CÁC VẤN ĐỀ EMI, EMC VÀ NHIỄU

EMC – EMI

Tương thích điện từ (EMC) là đặc tính mà những thiết bị điện, điện tử có thể vận hành tốt trong môi trường mà có sự hiện diện của các thiết bị khác hoặc có tín hiệu nhiễu từ môi trường xung quanh chúng tác động vào Để thực hiện được điều này người thiết kế phải dùng các kỹ thuật thiết kế thật tốt nhằm tránh những hiệu ứng không mong muốn mà nhiễu có thể gây ra

Theo quy định chung, tính tương thích điện từ EMC được hiểu là đối với bất kỳ thiết bị vô tuyến, thiết bị điện tử nào đều phải:

- Không đƣợc gây ra can nhiễu vƣợt quá mức độ cho phép đối với sự hoạt động bình thường của thiết bị vô tuyến - điện tử khác

- Bản thân thiết bị đó phải làm việc bình thường khi các thiết bị khác đã làm việc nếu các thiết bị đặt trong cùng một môi trường và không gian nhất định

Tiêu chuẩn EMC của Châu Âu áp dụng cho thiết bị điện tử là FCC, đây là tiêu chuẩn phổ biến nhất áp dụng để kiểm tra cho các nhà sản xuất thiết bị điện tử

EMI là dạng nhiễu không mong muốn ảnh hưởng lên thiết bị điện tử Có hai kiểu phát ra EMI đó là điện dẫn và sóng dẫn EMI dạng điện dẫn là dạng năng lƣợng đi qua dây nguồn hoặc bus tín hiệu và đi vào hệ thống EMI dạng sóng dẫn là sự can nhiễu đến thiết bị mà sóng điện từ đƣợc truyền từ một nguồn nào đó xâm nhập vào hệ thống

Khi xung quanh thiết bị có nguồn EMI tức là đã có tác nhân nào đó tạo ra nguồn nhiễu Thiết bị nhận nguồn nhiễu này chắc chắn sẽ bị ảnh hưởng Việc hạn chế các thiết bị có khả năng tạo ra nguồn nhiễu và các hạn chế các thiết bị dễ bị ảnh hưởng bởi nguồn nhiễu là điều cần thiết Để phân tích EMI thì thông thường là phân tích trong miền thời gian hoặc miền tần số Công cụ thường dùng để phân tích tín hiệu trong miền thời gian là

Oscilloscope và trong miền tần số là Spectrum Analyer

4.1.3 PHƯƠNG PHÁP KIỂM TRA EMI VÀ TIÊU CHUẨN FCC n 4.1 Lắp đặt thiết bị đo EMC (Radiated Emission) n 4.2 Tiêu c uẩn FCC (Radiated Emission)

23 n 4.3 Lắp đặt thiết bị đo EMC (Conducted Emission) n 4.4 Tiêu c uẩn FCC (Conducted Emission)

ESD

Các mạch PCB cần thiết phải thêm vào các mạch bảo vệ để tránh hiện tƣợng ESD có thể xâm nhập vào các kết nối bên trong board mạch hoặc ngay tại những vị trí dễ tiếp xúc mà tĩnh điện có thể dễ dàng xâm nhập

Sự kiện ESD bắt đầu với việc tích tụ năng lƣợng rất chậm (vài giây hoặc vài phút) và năng lượng được lưu trữ trong các cấu trúc điện dung như: cơ thể người, thiết bị, các dây cáp hở mạch…

Sau đó, các năng lượng này xả ra rất nhanh (thông thường là vài nano giây)

Năng lƣợng xả ra có thể tạo ra EMI với tần số hàng trăm megaHz đến hơn 1GHz

Cơ thể con người có thể phóng tĩnh điện với khoảng thời gian từ 200ps đến hơn

10ns với xung dòng điện từ vài amper tới hơn 30 amper Vì ESD xảy ra ở tốc độ cao và nhanh nên năng lƣợng ESD có thể làm phá hỏng các linh kiện bán dẫn và làm hƣ hỏng mạch điện n 4.5 Ví dụ về việc kiểm tra ESD t eo tiêu c uẩn IEC6100-4-2

NHIỄU CROSSTALK

Crosstalk là vấn đề đặc biệt quan trọng cần đƣợc quan tâm trong quá trình thiết pcb layout Crosstalk là sự mô tả về việc ghép nối điện từ một cách vô tình giữa các đường mạch in với nhau, giữa các lớp mạch in với nhau, giữa cáp kết nối, giữa linh kiện và thành phần điện khác mà có thể gây ra hiện tượng nhiễu loạn từ trường

Crosstalk thường xảy ra khi trong board mạch có các loại tín hiệu tuần hoàn ( tín hiệu có chu kỳ) nhƣ:

- Clock - Periodic signals (tín hiệu tuần hoàn) - Data, address, control lines

Crosstalk có thể đƣợc xem là vấn đề EMI sinh ra bên trong board mạch và cần phải đƣợc tránh xảy ra

4.3.2 PHÂN TÍCH THÀNH PHẦN NHIỄU CROSSTALK

Xét một ví dụ về crosstalk như hình 4.2 bên dưới, giả sử rằng 2 đường mạch in đƣợc vẽ gần nhau và có khoảng cách gần tới mức đã xảy ra hiện tƣợng crosstalk n 4.6 Crosstalk Overview (Intel)

26 Khi hiện tƣợng crosstalk xảy ra, vai trò của line A là line truyền tải tín hiệu và line B là line đã bị ảnh hưởng bởi việc ở gần line A như được mô tả trong hình 4.3

Khi line A có dòng điện chạy qua ở tại một tần số nhất định mà có khả năng sinh điện trường ⃗ và từ trường ⃗⃗ , thì line B là đối tượng bị ảnh hưởng n 4.7 Crosstalk xảy ra trên đường truyền trong PCB

Khi line A hoạt động ở tần số cao thì chúng ta có thể phân tích mạch bằng cách mô hình mạch nhƣ hình 4.4 và hình 4.5: n 4.8 Tụ điện n t àn k i có iện tượng crosstalk

27 Trong trường hợp này, dòng điện được tính theo công thức sau: n 4.9 Cảm k áng n t àn k i có iện tượng crosstalk

Trong trường hợp này, điện áp v 1 và v 2 được tính theo công thức sau:

MÔ HÌNH HÓA VÀ MÔ PHỎNG MẠCH

IBIS MODEL

5.1.1 GIỚI THIỆU VỀ IBIS MODEL

IBIS là viết tắt của chữ „I/O Buffer Information Specification‟ Đầu tiên thuật ngữ IBIS đƣợc sử dụng do các kỹ sƣ của Intel muốn đƣa cho khách hàng các thông tin về I/O buffer và khi đó file IBIS chứa những thông tin về đồ thị dòng điện theo điện áp I-V Sau đó với các phiên bản tiếp theo thì có thêm đồ thị điện áp theo thời gian V-t và một số thông tin khác về linh kiện n 5.1 Cấu trúc của IBIS model

5.1.2 CẤU TRÚC IBIS MODEL CỦA LINH KIỆN n 5.2 Mô n mạc ngõ vào của c ân lin kiện (Texas Instruments)

29 n 5.3 Mô n mạc ngõ ra của c ân lin kiện (Texas Instruments) n 5.4 Mô n mạch input/output của 1 c ân lin kiện (Texas Instruments)

30 Cấu trúc của một file IBIS là một tập dữ liệu định dạng kiểu text ASCII có dạng nhƣ sau : n 5.5 Cấu trúc IBIS của linh kiện 74ac16244

Trong luận văn này sẽ sử dụng phần mềm của Mentor Graphic để xem và chỉnh sửa file IBIS Đó là phần mềm: Hyperlynx Visual IBIS Editor Version 4.1

Các nội dung trong ví dụ về IBIS của linh kiện 74ac16244 bao gồm : thông tin header, pin model, đồ thị I-V, đồ thị V-t

31 Các thông tin đƣợc trình bày nhƣ sau:

[IBIS Ver] 3.2 [Comment Char] |_char [File Name] 74ac16244.ibs [File Rev] 1.2 | a_die [Date] 09/10/03 [Source] File originated at Texas Instruments, Inc

[Notes] The following is a sample IBIS file for the 74AC16244

| - All test data contained in this file are derived from

| - File created by Nobuhisa Ohtsubo, TIJ SLL Product Engineering

[Component] AC16244_DGG [Manufacturer] Texas Instruments, Inc

| typ min max R_pkg 0.04 0.035 0.051 L_pkg 3.019nH 2.486nH 4.099nH C_pkg 0.507pF 0.334pF 0.809pF

Thông tin về pin của linh kiện

[Pin] signal_name model_name R_pin L_pin C_pin 1 1NOE AC16244_OE 0.041 4.017nH 0.759pF 2 1Y1 AC16244_OUT 0.042 3.737nH 0.792pF 3 1Y2 AC16244_OUT 0.042 3.480nH 0.661pF 4 GND GND 0.038 3.131nH 0.575pF 5 1Y3 AC16244_OUT 0.047 3.122nH 0.566pF 6 1Y4 AC16244_OUT 0.043 2.948nH 0.504pF 7 VCC POWER 0.045 2.845nH 0.397pF 8 2Y1 AC16244_OUT 0.049 2.835nH 0.394pF 9 2Y2 AC16244_OUT 0.048 2.715nH 0.378pF 10 GND GND 0.050 2.664nH 0.363pF

… 40 2A2 AC16244_IN 0.044 2.639nH 0.374pF 41 2A1 AC16244_IN 0.043 2.701nH 0.386pF 42 VCC POWER 0.043 2.817nH 0.45pF 43 1A4 AC16244_IN 0.041 2.935nH 0.501pF 44 1A3 AC16244_IN 0.047 3.035nH 0.529pF 45 GND GND 0.043 3.171nH 0.589pF 46 1A2 AC16244_IN 0.040 3.415nH 0.682pF 47 1A1 AC16244_IN 0.043 3.741nH 0.809pF 48 2NOE AC16244_OE 0.044 4.099nH 0.764pF

33 Đường đặc tính I-V cho ngõ vào (input pin)

[Model] AC16244_IN_33 Model_type Input

| variable typ min max C_comp 0.80pF NA NA [Temperature Range] 40 100 -40

| Ambient temperature 25 85 -40 [Voltage range] 3.3 3.0 3.6 [GND Clamp]

PEEC MODEL

PEEC là viết tắt của Partial Element Equivalent Circuit Construction Phương pháp xây dựng PEEC bắt đầu bởi sự kết hợp phương trình điện thế như sau:

E i là điện trường tới và J là mật độ dòng điện trong vật dẫn Các điện thế A và Ф tương ứng với vector điện thế từ và điện thế vô hướng và σ là độ dẫn suất điện

Công thức tương đương vector điện thế từ A(r,t) do dòng J(r,t) và điện thế vô hướng Ф(r,t) từ sự biến đổi điện tích ρ(r,t) đƣợc xác định nhƣ sau:

Trong đú: à là độ từ thẩm, ɛ là độ thẩm điện, t‟ là thời gian mà dũng điện và điện tích biến đổi Từ J và ρ ta suy ra A và Ф tương ứng Sự khác biệt t‟ và t là do giá trị giới hạn của tốc độ ánh sáng trên nền vật dẫn đồng nhất Những kết quả thực tế này trong một thời gian trễ cho bởi:

Với c = 1/√ Nếu chúng ta thay thế (2) và (3) vào (1):

(5) Để đảm bảo sự bảo toàn điện tích công thức tiếp nối bắt buộc phải:

Công thức (5) và (6) có thể đƣợc viết lại trong miền Laplace nhƣ sau:

35 Phương pháp PEEC có thể được thực thi trong việc phân tích tạm thời bằng cách giải phương trình (5) và (6), và các giải pháp cũng có thể được tìm thấy trong miền tần số như phương trình (7) và (8) với giả định là s = jw Các ẩn số của vấn đề được mô tả bởi mật độ dòng điện J(r,t) bên trong vật dẫn và mật độ diện tích ρ(r,t) trên bề mặt vật dẫn

Phương pháp phổ biến của các phương trình tích phân rời rạc là phương pháp MoM Hàm cơ sở b n (r) và p m (r) mô tả các đại lƣợng chƣa biết J và ρ

Với N v và N s là những số tương ứng của hàm cơ sở, tức là mạng lưới khối lượng và bề mặt phân tử

Từng mẫu hằng số đặt trong hàm cơ bản nhƣ (11) và (12) thì luôn đƣợc áp dụng trong phương pháp PEEC, an là phần mặt cắt của thể tích khối V n và diện tích bề mặt phần tử s m

I n (ω) là dòng điện chạy trong thể tích V n và Q n là điện tích trên bề mặt S m

Với sự định nghĩa các phần cảm kháng ở công thức (13) và trở kháng ở công thức (14), phương trình mạch điện (15) tuân thủ theo định luật Kirchhoff về điện áp (KVL) trong các nhánh R-L giữa các nút liên kết với nhau

36 Trong đó: (ω) là nguồn điện do từ trường bên ngoài, Ф 1i và Ф 2i là điện thế tại 2 đầu của khối V i Trong mạng lưới mạch PEEC, công thức (15) có thể được viết lại dưới dạng ma trận như sau:

(16) Các phần tử kết nối trong ma trận A đƣợc định nghĩa nhƣ sau:

+1 nếu dòng điện chạy từ nút k tới n a nk = -1 nếu dòng điện chạy từ nút n tới k

Với định nghĩa của từng hệ số điện thế trong công thức (17) Ф(ω) xác định bởi công thức (3) có liên quan đến điện tích tồn tại trên mạng lưới bề mặt như được mô tả trong công thức (18):

Phương pháp PEEC yêu cầu công thức (6) tại các nút mạch tương đương tuân theo định luật Kirchoff cho dòng điện (KCL)

Trong đó I c (ω) = jωQ(ω) là sự thay thế dòng điện trong các nhánh có tính dung kháng; IL(ω) là dòng điện nhánh R-L; Is(ω) là nguồn dòng ngoài kết nối vào các nút

5.2.2 PHÂN CHIA LƯỚI CHO PEEC MODEL

Phân chia lưới (hay còn lọi là mesh) là một vấn đề quan trọng về sự chính xác và hiệu quả trong mô hình PEEC Hai loại rời rạc được xây dựng theo phương pháp này

Sau khi node ban đầu được bố trí, các bề mặt được chia lưới thành các phần tử hình tứ giác vuông trong đó các hệ số điện thế đƣợc tính bằng công thức (17) Tùy thuộc vào đường bao của bề mặt lưới, thể tích các cell được tạo thành các khối cell lục giác từ các phần cảm kháng và trở kháng đƣợc tính bởi công thức (13) và (14) Nó thuận tiện cho các yếu tố tính toán bằng cách sử dụng các phần tử tứ giác và lục giác trong lưới

Hình 5.7(a) mô tả bề mặt sơ cấp và các khối rời rạc trong không gian 3 chiều, các số từ 0-6 biểu thị các bề mặt khác nhau, và I-VI biểu thị các khối cell Hình 5.7(b) mô tả sự bố trí các nút trong không gian 3 chiều vật dẫn Có 3 loại nút đƣợc thiết lập gồm một nút ở bên trong nhƣ (1), 6 nút ở bề mặt nhƣ (2), 8 đỉnh các nút (3) và 12 nút cạnh (4) Tổng cộng 27 nút đƣợc xác định Với vị trí các nút nhƣ vậy, 54 bề mặt các cell (6x1 + 8x3 + 12x2 = 54) đƣợc hình thành nhƣ hình 2(c) cho biết các mẫu khác nhau Hình 5.7(d) mô tả 2 khối cell và thực ra 18 khối cell nhƣ vậy đƣợc tạo ra trong một dòng điện định hướng bởi bất kì 2 nút lân cận nào Kết quả này tính trong 54 khối tổng cộng trong một hệ thống tọa độ vuông góc 3-D thông thường

Nguyên tắc cơ bản khi tiến hành xây dựng PEEC model là sử dụng một số cell cố định trên bước sóng ngắn nhất λ min (tương ứng với tần số cao nhất) để đảm bảo độ chính xác n 5.7 (a) elementary mesh; (b) node placement; (c) surface cell; (d) volume cell

GIỚI THIỆU PHẦN MỀM MÔ PHỎNG BOARD MẠCH PCB

Các công cụ mô phỏng thường dùng một trong 3 phương pháp sau để dự đoán trạng thái của tín hiệu và những ảnh hưởng của các phần tử trong mạch đến tín hiệu:

- Công cụ mô phỏng trường điện từ bằng cách giải hệ phương trình Maxwell và mô phỏng trường điện từ tại những vị trí khác nhau trong miền thời gian hoặc miền tần số

- Công cụ mô phỏng mạch điện bằng cách giải các phương trình vi phân tương ứng với các phần tử khác nhau của mạch điện và bao gồm những mối liên hệ giữa định luật Kirchhoff về dòng điện và điện áp tại những nút trong mạch điện trên miền thời gian hoặc tần số

- Công cụ mô phỏng trạng thái của mạch bằng cách sử dụng những file mô hình hóa như là IBIS model hoặc SPICE model Dựa trên các bảng số liệu của đường truyền và mô hình các phần tử thụ động dựa trên các hàm truyền mà dự đoán đƣợc điện áp và dòng điện tại các nút, thông thường phương pháp này là phân tích trong miền thời gian

Trong luận văn này sẽ sử dụng các phần mềm mô phỏng nhƣ sau: a) Phần mềm CST STUDIO SUITE

Phần mềm CST STUDIO SUITE sử dụng PEEC solver dùng để mô hình mạch điện và mô phỏng cho ra kết quả

PEEC viết tắt của chữ Partial Element Equivalent Circuit Là phường pháp phân chia cấu trúc 3D thành từng phần nhỏ Sau đó dòng điện chạy trong từng phần nhỏ đƣợc cộng lại b) Phần mềm HYPERLYNX

Công cụ Hyperlynx sử dụng các IC model đƣợc cung cấp bởi các nhà sản xuất linh kiện điện tử để có thể mô phỏng trạng thái đường truyền trên board mạch, mô phỏng board mạch và cho ra kết quả dạng sóng tín hiệu

39 Lưu đồ cài đặt mô phỏng board như ở hình sau: n 5.8 Lưu đồ cài đặt mô p ỏng cho phần mềm Hyperlynx

MÔ PHỎNG EMI

Trong phần mô phỏng EMI này sẽ sử dụng tính năng “EMC simulation” của phần mềm Hyperlynx để kiểm tra EMI cho từng line của board mạch Đối với các board mạch hoạt động ở tần số dưới 50Mhz thì chúng ta không cần quan tâm tới vấn đề EMI vì khả năng can nhiễu là ở mức không đáng kể Khi các thiết kế có tần số hoạt động cao hơn thì ta cần phân tích nhiễu EMI Một ví dụ về mô phỏng EMI cho board mạch sẽ đƣợc trình bày sau đây:

40 n 5.9 Board-01 sử dụng để kiểm tra EMI

Chúng ta xem xét đến khả năng phát xạ điện trường và từ trường của LINE1 khi hoạt động ở tần số cao nhƣ hình sau: n 5.10 Điện trường và từ trường của LINE1

LINE1 dùng để kiểm tra EMI Anten cách 3 mét

41 Kết quả mô phỏng cho hai trường hợp, trường hợp 1 là LINE1 hoạt động ở tần số 100Mhz và trường hợp 2 là LINE1 hoạt động ở tần số 500Mhz Mục đích là khảo sát về sự bức xạ điện trường và từ trường của đường mạch in trong board mạch như thế nào n 5.11 Kết quả kiểm tra EMI của LINE1 hoạt động ở tần số 100Mhz/3 mét freq.(MHz) Emission (uV/m)

2596.865 20.773352 n 5.12 Kết quả kiểm tra EMI của LINE1 hoạt động ở tần số 100M z/3 mét

42 n 5.13 Kết quả kiểm tra EMI của LINE1 ở tần số 500M z/3 mét

2496.133 72.921234 n 5.14 Kết quả kiểm tra EMI của LINE1 ở tần số 500M z/3 mét

MÔ PHỎNG CROSSTALK

Trong phần này sẽ sử dụng phần mềm CST STUDIO SUITE với công cụ PEEC- Solver để mô phỏng hiện tƣợng crosstalk xảy ra khi các line đƣợc vẽ gần nhau

Sau đây là ví dụ một board 2 lớp mô tả hiện tƣợng crosstalk giữa các tín hiệu vẽ song song và gần nhau Board có 2 lớp với 1 lớp tín hiệu và 1 lớp nguồn GND n 5.15 Cấu trúc lớp của board 01_Crosstalk n 5.16 Sơ đồ nguyên lý board-01_Crosstalk n 5.17 Sơ đồ mạch in board-01_Crosstalk_v01 Điểm xảy ra crosstalk

44 Trong đó các khoảng cách giữa cách line là 0.1mm và độ rộng giữa các line là 0.1mm n 5.18 Khoảng các giữa các line và độ rộng line

Ta thiết lập các điểm đo tại vị trí connector J2 nhƣ hình sau: n 5.19 Cấp tín iệu c o c ân lin kiện J1, J2

Trong đó: tại connector J1 ta cung cấp một bộ phát xung clock truyền qua LINE3 Các chân còn lại của J1 đƣợc để trống và ta sẽ kiểm tra crosstalk tại các LINE này Tại đầu connector J2 ta kết nối với điện trở 50Ω và kết nối đến lớp GND

Port 1 đƣợc cài đặt là một bộ phát xung clock nhƣ hình sau: n 5.20 Cài đặt tham số port 1

45 n 5.21 Kết quả trường hợp line các line 0.1mm

Ta thấy rằng dạng sóng P1 và P2 là dạng sóng của LINE2 và LINE4 đƣợc vẽ gần LINE3 Do đó nhiễu crosstalk ảnh hưởng lên những line này nhiều hơn những LINE1 và LINE5 Tuy nhiên, vì LINE1 và LINE5 cũng có hiện tƣợng nhiễu xuất hiện, có thể nhiễu này do LINE3 ảnh hưởng đến hoặc cũng có thể là do LINE2 và LINE4 là những LINE đã bị ảnh hưởng nhiễu lại tiếp tục crosstalk qua LINE1 và LINE5 Hình sau cho ta thấy rõ hơn mức độ nhiễu crosstalk gây ra cho các line vẽ quá gần P1 có điện áp đỉnh Vnoise xấp xỉ trên 0.05 V trong khi các line khác có Vnoise thấp hơn n 5.22 Kết quả trường hợp line các line 0.1mm

46 Để giải quyết hiện tƣợng crosstalk ta xét mạch sau với các line đƣợc tách ra xa khoảng 0.5mm n 5.23 Sơ đồ mạch in board-01_Crosstalk_v02 n 5.24 Mô tả khoảng các các line board-01

Kết quả mô phỏng cho thấy nhiễu tại các LINE1, LINE2, LINE4 và LINE5 đã giảm đi nhiều so với trường hợp trước đó, chứng tỏ là khi ta vẽ các line cách xa nhau hơn thì crosstalk ít xảy ra n 5.25 Kết quả trường hợp line các line 0.5mm board-01

47 Ta thấy P1 có điện áp đỉnh Vnoise_p1 = 0.035 V và đã giảm hơn so với trường hợp ban đầu n 5.26 Kết quả trường hợp line các line 0.5mm Để triệt tiêu đƣợc hiện tƣợng crosstalk ta dùng kỹ thuật shielding GND cho tín hiệu với mục đích triệt tiêu các điện trường và từ trường do một line gần đó tạo ra Điều đó có nghĩa là áp dụng phương thức cách ly tín hiệu này với tín hiệu khác trên board mạch bằng một tín hiệu GND Hình sau mô tả các line GND chạy bao quanh các tín hiệu và các line GND này sẽ kết nối với lớp nguồn GND bằng VIA n 5.27 Sơ đồ mạch in board-01_Crosstalk_v03

48 Kết quả mô phỏng của việc tạo line shielding GND nhƣ sau: n 5.28 Kết quả trường hợp dùng line s ielding GND n 5.29 Kết quả c o trường hợp dùng line s ielding GND

Ta có thể kết luận đƣợc rằng nhiễu crosstalk có thể xem là bị triệt tiêu hoàn toàn nếu chúng ta sử dụng phương pháp shielding GND Vnoise = 0.005 volt ở hình trên thực ra là do ta chƣa cách ly hoàn toàn các tín hiệu vì vẫn còn 1 đoạn line ngay chỗ connector không thể tách ra đƣợc Trong truyền tín hiệu số thì việc nhiễu xảy ra trên đường truyền là không thể tránh khỏi và việc nguồn nhiễu đó chỉ tồn tại ở một mức độ nhỏ không đáng kể thì có thể chấp nhận đƣợc

SỬ DỤNG EYE_DIAGRAM

Eye_diagram là một phương pháp cho phép ta đánh giá chất lượng đường truyền tín hiệu từ điểm truyền (driver) đến điểm nhận tín hiệu (receiver) thông qua dạng sóng của tín hiệu Xét một ví dụ sau: n 5.30 Mô p ỏng LINE1 tại tần số 100Mhz n 5.31 Kết quả mô p ỏng LINE1 tại tần số 100Mhz

50 n 5.32 Kết quả mô p ỏng eye_diagram của LINE1 tại tần số 100Mhz

PHÂN TÍCH NHIỄU TRONG GIAO TIẾP DDR3

Khi kiểm tra chất lƣợng phần vẽ mạch in của một group line DDR3 thì điều quan tâm nhất chính là trở kháng đường mạch, chiều dài line, crosstalk, EMI: n 5.33 Các vấn đề cần quan tâm trong p ân tíc giao tiếp DDR

51 n 5.34 Phần mạch giao tiếp MCU-DDR3

5.7.2 KIỂM TRA TRỞ KHÁNG VÀ CHIỀU DÀI LINE

Sử dụng phần mềm Allegro SI để kiểm tra trở kháng đường mạch in của các tín hiệu DDR3 ta đƣợc kết quả nhƣ sau: n 5.35 Kết quả p ân tích trở k áng và c iều dài đường mạch in

52 n 5.36 Kết quả p ân tíc trở k áng và c iều dài đường mạch in

Trong hình trên có 3 line có trở kháng bất thường 158.1ohm là DDR_A4, DDR_BA1 và DDR_CKE Việc phối hợp trở kháng có sự khác biệt nhƣ vậy là thật sự không tốt và có thể ảnh hưởng đến việc truyền tín hiệu từ MCU đến DDR3

Việc xác định nguyên nhân và cách khắc phục là điều cần thiết Nguyên nhân đƣợc xác định là do các line DDR_A4, DDR_BA1 và DDR_CKE đã đƣợc vẽ ở lớp bottom và lớp kế cận là lớp L5 đã có 1 khe phân cách nguồn, các line này đã vẽ nằm trên đường phân cách này Hình phía bên dưới chỉ rõ hiện tượng trên: n 5.37 P ân tíc nguyên n ân làm sai lệch trở k áng

Ta tiến hành mô phỏng crosstalk trong 2 trường hợp như sau:

Trường hợp Nội Dung Phương pháp

CASE-01 Áp dụng qui tắc 3W PEEC model

CASE-02 Áp dụng qui tắc 4W, 10W PEEC model n 5.38 Các trường hợp mô p ỏng crosstalk

CASE-01: Trường hợp CASE-01 sẽ mô phỏng 3 line tín hiệu trong group tín hiệu DATA

Các line mô phỏng bao gồm D4, D0, D5 Khoảng cách giữa các line tối thiểu là space(3W)=0.2032mm n 5.39 Hiện trạng line CASE-01

Ta sẽ mô phỏng CASE-01 tại 2 tần số là 100Mhz và 1Ghz Sử dụng phương pháp 3D-PEEC model để mô hình mạch in thành dạng model và thêm các thông số để mô phỏng mạch n 5.40 3D-PEEC của mạch CASE-01

54 Mô phỏng tại tần số 100Mhz: n 5.41 Kết quả dạng sóng CASE-01 tại tần số 100Mhz

Mô phỏng tại tần số 1Ghz: n 5.42 Kết quả dạng sóng CASE-01 tại tần số 1Ghz

Mô phỏng 100Mhz(3W) 1Ghz(3W) 1Ghz(4W) 1Ghz(10W)

Bảng trên là thông số điện áp đỉnh của đầu dò P3 và P4 khi mô phỏng mạch CASE-01 cho các trường hợp có khoảng cách line là 3w, 4w và 10w Ta thấy, khi mạch hoạt động ở tần số 1Ghz thì crosstalk xảy ra trong các trường hợp 3w, 4w, 10w là gần tương đương nhau Do đó, qui tắc 3w có thể sẽ không còn đúng cho các board mạch tốc độ cao

5.7.4 MÔ PHỎNG SI CHO GIAO TIẾP DDR3

Trong các giao tiếp DDR3, những tín hiệu dạng bus nhƣ data, address sẽ cần phải thiết kế sao cho đạt yêu cầu về vấn đề SI Thuật ngữ “length matching” được xem như là phương pháp chính để xử lý SI cho các group tín hiệu Trong phần này sẽ mô phỏng cho hai trường hợp mà các group tín hiệu đã vẽ xong

Trường hợp 1: mô phỏng group tín hiệu data0 bao gồm các line (D0, D1 …D7), các line chỉ mới đƣợc vẽ mà chƣa áp dụng kỹ thuật “length matching” n 5.43 Các line của group data0 cần mô p ỏng SI (TH-01)

56 n 5.44 T ông tin về chiều dài line của group data0 (TH-01) n 5.45 Kết quả mô p ỏng group tín iệu data0 tại tần số 1Ghz (TH-01)

Trường hợp 2: mô phỏng group tín hiệu data0 bao gồm các line (DDR_{D0 D7}, DDR_DQS0, DDR_DQSN0, DDDR_DQM0) n 5.46 Các line của group data0 cần mô p ỏng SI (TH-02)

57 Các line này đã áp dụng kỹ thuật “length matching” với sai số là ±0.2mm n 5.47 T ông tin về chiều dài line của group data0 (TH-02) n 5.48 Kết quả mô p ỏng group tín iệu data0 tại tần số 1Ghz (TH-02)

NHẬN XÉT Ở hình 5.45, giả sử mạch chốt tín hiệu tại thời gian t=1.1586ns (xem hình 5.49), lúc này các tín hiệu trong group data0 đều ở trạng thái mức logic 0 ngoại trừ tín hiệu DDR_D1 vẫn còn ở mức logic 1 Rõ ràng, đây là một byte truyền bị lỗi vì DDR_D1 đang ở trạng thái chuyển mức từ 1 sang 0

58 n 5.49 Thời điểm chốt xung cho group tín iệu data0 tại tần số 1Ghz (TH-01) Ở trường hợp 2, dạng sóng tín hiệu của các line trong group data0 sau khi áp dụng kỹ thuật “length matching” thì đã đồng bộ hơn về mặt thời gian truyền và nhận tín hiệu Do đó, kỹ thuật “length matching” sẽ giải quyết đƣợc hiện tƣợng lỗi byte truyền mà ta gặp phải ở trường hợp 1

Khi vẽ các group tín hiệu DDR3 thì không phải vẽ các line đẹp và ngắn là tốt Vấn đề cần ƣu tiên giải quyết là các group line nhƣ data, address có đảm bảo đƣợc các yêu cầu về vấn đề signal intergrity đã trình bày trong mục 5.6.4

5.7.5 MÔ PHỎNG MCU-DDR3 SỬ DỤNG PEEC MODEL + IBIS MODEL n 5.50 Sơ đồ kết nối 3D-PEEC model kết hợp với IBIS model

59 n 5.51 Kết quả mô p ỏng 3D-PEEC model kết hợp IBIS model

Dạng sóng thu đƣợc ở hình 5.51 là kết quả mà chúng ta mong muốn thấy đƣợc và chúng ta không thể đo đạc đƣợc bằng các dụng cụ đo Nhƣ vậy, ƣu điểm của việc sử dụng IBIS model là chúng ta có thể mô phỏng tín hiệu một cách chính xác hơn Dựa vào các kết quả mô phỏng này chúng ta sẽ có các phương án xử lý các vấn đề về SI và các vấn đề về nhiễu một cách hiệu quả nhất

5.7.6 KIỂM TRA EMC CHO GIAO TIẾP DDR3

Ta tiến hành kiểm tra EMC cho phần giao tiếp MCU-DDR3 bằng phần mềm Hyperlynx v9.11 và kết quả nhƣ sau: n 5.52 Cài đặt tham số mô p ỏng EMC

60 nh 5.53 Kết quả mô p ỏng EMC của line DDR_D0 tại tần số 100Mhz n 5.54 Kết quả mô p ỏng EMC của line DDR_D0 tại tần số 1Ghz

Khi đã có công cụ kiểm tra EMC thì việc kiểm tra và chỉnh sửa thiết kế sẽ dễ dàng hơn và đỡ tốn kém chi phí hơn so với việc phải lắp đặt các thiết bị đo kiểm EMC nhƣ đã trình bày ở mục 4.1.3

TỔNG HỢP MỘT SỐ PHƯƠNG PHÁP GIẢM NHIỄU

CÁC KỸ THUẬT GIẢM NHIỄU THÔNG THƯỜNG

Sẽ rất khó để tạo ra một bộ qui tắc chung về vấn đề giảm nhiễu cho board mạch mà có thể áp dụng cho tất cả các chủng loại board, ví dụ nhƣ board mạch analog thì sẽ có những loại nhiễu riêng mà có thể khác hoàn toàn so với board mạch tốc độ cao Vì vậy, chúng ta chỉ có thể áp dụng một số qui tắc chung nhất cho việc thiết kế board mới và sau khi đã có quá trình kiểm nghiệm và thử nghiệm thực tế thì chúng ta mới rút ra một số đặc thù riêng của board đó và xây dựng nên một bộ tài liệu về phương thức thiết kế riêng cho từng loại board cụ thể đó Sau đây là tập hợp một số phương pháp áp dụng cho việc chống nhiễu chung:

- Áp dụng qui tắc 3W đƣợc đề nghị bởi Mark I Montrose (“Printed Circuit Board Design Techniques for EMC Compliance – A handbook for designers”, Second edition, IEEE) Tuy nhiên, đối với các board tốc độ cao thì qui tắc 3W này cần đƣợc xem xét kỹ hơn và nếu cần thiết chúng ta có thể sử dụng qui tắc 4W, 10W, 20W tùy vào kết quả mô phỏng crosstalk n 6.1 Qui tắc 3W (IEEE)

- Kỹ thuật shielding GND nhƣ: shield 2D, Shield 3D, shielding case, EMI shielding, ground planes cho tín hiệu cao tần Kỹ thuật shielding GND là một phương pháp hiệu quả tuyệt đối vì đã cách ly hoàn toàn tín hiệu đƣợc tạo shield với các tín hiệu còn lại Khi đã áp dụng qui tắc 3W mà vẫn có hiện tƣợng crosstalk xảy ra thì ta phải sử dụng kỹ thuật shielding GND này

KỸ THUẬT THIẾT KẾ NHẰM TRÁNH NHIỄU EMI

Việc tạo GND bao phủ xung quanh rìa board mạch pcb là giúp cho việc hạn chế nguồn nhiễu EMI xâm nhập vào bên trong board gây ảnh hưởng đến trạng thái hoạt động của đường truyền và linh kiện n 6.2 GND bảo bệ trán n iễu EMI cho board 1 lớp

6.2.2 THÊM VIA GND Ở CẠNH BOARD Đối với các board mạch nhiều lớp thì việc bao phủ GND xung quanh board là cần thiết và chúng ta có thể thêm via kết nối GND giữa các lớp với nhau để nhằm triệt tiêu nguồn nhiễu EMI xâm nhập từ bên ngoài n 6.3 T êm via EMI ở r a board n iều lớp

KỸ THUẬT THIẾT KẾ NHẰM TRÁNH HIỆN TƢỢNG CROSSTALK

1 Giữ cho các bus tín hiệu có cùng chức năng đƣợc vẽ chung với nhau và cách xa những tín hiệu khác

2 Giảm thiểu tối đa khoảng cách giữa các linh kiện trong quá trình lắp đặt

3 Hạn chế vẽ song song các đường mạch in vẽ quá dài

4 Tránh vẽ song song các tín hiệu có chức năng khác nhau

KỸ THUẬT THIẾT KẾ TRÁNH HIỆN TƢỢNG ESD

- Sử dụng các linh kiện chống hiện tƣợng phóng tĩnh điện nhƣ : ESD protection device… n 6.4 T êm lin kiện TPDS012 trong giao tiếp USB

- Lựa chọn linh kiện từ một số nhà cung cấp đáng tin cậy và cần xác nhận rằng họ đã thiết kế ra linh kiện mà có tích hợp việc bảo vệ ESD hay chƣa Nếu bắt buộc phải sử dụng những linh kiện dễ bị hƣ hỏng khi gặp hiện tƣợng ESD thì chúng ta phải tính đến phương án thêm vào các bộ bảo vệ ESD.

TÍN HIỆU VI SAI

Khi thực hiện kết nối giữa bộ điều khiển MCU với các linh kiện receiver hoặc connector trên cùng một bus, với việc mỗi bit được truyền riêng trên một đường truyền, việc truyền tín hiệu riêng từng line cho từng bit nhƣ vậy gọi là single ended (tạm dịch là line đơn) Các bus đƣợc thiết kế cho tín hiệu line đơn nói chung có thể hoạt động tốt trong tầm khoảng dưới 1Gb/s Khi tốc độ truyền dữ liệu tăng, nó càng trở nên khó khăn trong việc duy trì tính toàn vẹn tín hiệu bởi trong hệ thống số hoặc analog thì khi tần số tăng lên thì nhiễu sẽ xuất hiện Ví dụ, phần lớn các mạng I/O của mạch điện đƣợc sử dụng điều khiển thông tin số trên các bus gây ra nhiễu tại nguồn và GND gọi là nhiễu chuyển mạch đồng thời Có nhiều nguồn nhiễu mà có thể làm sai lệch dạng sóng tín hiệu nhƣ crosstalk hoặc sự không đồng nhất của dòng hồi tiếp trên các đường mạch Với việc truyền tín hiệu line đơn, mỗi bit dữ liệu được truyền đi trên một đường truyền duy nhất và được chốt với bộ thu với cùng xung nhịp bus Việc quyết định bit là 0 hay 1 đƣợc xác định bằng cách so sánh các dạng tín hiệu nhận đƣợc

65 với một điện áp tham chiếu Vref Nếu tín hiệu thu đƣợc có điện áp lớn hơn Vref thì tín hiệu sẽ đƣợc chốt là 1 và nếu nó thấp hơn Vref nó sẽ đƣợc chốt ở mức logic 0 Nhiễu trong các bộ điều khiển, bộ thu, đường truyền, các đường GND hay các mạch tạo xung clock sẽ làm ảnh hưởng đến kết quả thu được Nếu biên độ của nhiễu đủ lớn thì trạng thái tín hiệu số tại đầu thu không chính xác sẽ đƣợc chốt vào bộ thu và bit lỗi sẽ nhận đƣợc Hình 6.5 mô tả việc nhiễu có thể gây ra mà bộ thu không thể xác định chính xác mức logic 0 hoặc 1 n 6.5 Nhiễu hệ thống làm ản ưởng đến kết quả thu của tín iệu trên line đơn

Một phương pháp làm giảm ảnh hưởng đáng kể của nhiễu đường truyền là dùng một cặp đường truyền cho mỗi bit Hai đường truyền này lệch pha 180 0 và sự sai biệt điện áp sử dụng phục hồi tín hiệu tại các bộ thu sử dụng nhƣ một bộ khuếch đại vi sai

Kỹ thuật này gọi là truyền tín hiệu vi sai đƣợc mô tả ở hình 6.6

66 n 6.6 Tín iệu được phục hồi với bộ khuếc đại vi sai

Truyền tín hiệu vi sai sẽ rất hiệu quả để loại bỏ nhiễu thông thường mà ảnh hưởng trên các đoạn line của tín hiện vi sai Khi vẽ tín hiệu vi sai thì thiết kế sao cho các đoạn line của tín hiệu vi sai rất gần với nhau, nhiễu trên D+ sẽ xấp xỉ bằng với nhiễu trên D- Do đó, bộ khuếch đại vi sai sử dụng phương pháp loại trừ để loại bỏ nhiễu một cách dễ dàng Ví dụ, có một nhiễu với một điện áp nhiễu có độ lớn Vnoise kết hợp với nhau lên cả hai line của tín hiệu vi sai đƣợc mô tả nhƣ hình 6.7 n 6.7 Bộ điều khiển vi sai kết nối với nhiễu t ông t ường tại GND

Ngõ ra bộ khuếch đại vi sai với độ lợi đồng nhất là:

67 Trong trường hợp này nhiễu thường ở cả nhánh của bộ điều khiển Hình 6.8a mô tả một sự mô phỏng dạng sóng bit dữ liệu tại ngõ vào tới một bộ khuếch đại vi sai với nhiễu đáng kể Tuy vậy với nhiễu thông thường, một dòng bit có thể được phục hồi khi tín hiệu đƣợc trừ bởi một bộ khuếch đại vi sai (V D+ - V D- ) nhƣ hình 6.8b n 6.8 Ví dụ về các mà n iễu t ông t ường bị triệt tiêu bởi tín iệu vi sai

(a) dạng sóng single-ended tại mỗi nhánh của một bộ thu vi sai khi có nhiễu

Các tín hiệu thường gặp sử dụng phương pháp truyền theo kiểu này là: tín hiệu USB 2.0, USB 3.0, PCI, PCI_EX, LAN, SATA, tín hiệu truyền xung clock trong giao tiếp DDR2, DDR3, DDR4…