• Reduce ATPG effort :Rút ngắn thời gian chạy ATPG • Improve test quality :Khả năng bao phủ lỗi cao, Rút ngắn độ lớn kiểm tra và thời gian kiểm tra • Reduce time to market : Chuẩn đốn và
ĐẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN – ĐIỆN TỬ BỘ MÔN ĐIỆN TỬ -o0o - BÁO CÁO ĐỒ ÁN MÔN HỌC ĐỀ TÀI: DESIGN FOR TEST GVHD: Nguyễn Phan Hải Phú Bùi Lê Quốc Doanh SVTH: Hoàng Đức Thắng MSSV: 1915222 TP HỒ CHÍ MINH, THÁNG 03 NĂM 2023 Lời cảm ơn GVHD: Nguyễn Phan Hải Phú LỜI CẢM ƠN Trong thời gian làm đồ án tốt nghiệp, em nhận nhiều giúp đỡ, đóng góp ý kiến bảo nhiệt tình thầy cơ, gia đình bạn bè Em xin gửi lời cảm ơn chân thành đến thầy Bùi Lê Quốc Doanh, thầy Nguyễn Phan Hải Phú giảng viên Bộ môn Điện Tử - trường đại học Bách Khoa TPHCM người tận tình hướng dẫn, bảo em suốt trình làm đồ án Em xin chân thành cảm ơn thầy giáo trường nói chung, thầy Bộ mơn nói riêng dạy dỗ cho em kiến thức môn đại cương mơn chun ngành, giúp em có sở lý thuyết vững vàng tạo điều kiện giúp đỡ em suốt trình học tập Cuối cùng, em xin chân thành cảm ơn gia đình bạn bè, ln tạo điều kiện, quan tâm, giúp đỡ, động viên em suốt trình học tập hồn thành khố luận tốt nghiệp Với điều kiện thời gian kinh nghiệm hạn chế học viên, luận văn tránh thiếu sót Em mong nhận bảo, đóng góp ý kiến thầy để tơi có điều kiện bổ sung, nâng cao ý thức mình, phục vụ tốt cơng tác thực tế sau Tp Hồ Chí Minh, ngày tháng năm 2023 Sinh viên Hoàng Đức Thắng i Đồ án mơn học GVHD: Nguyễn Phan Hải Phú TĨM TẮT ĐỒ ÁN Đồ án trình bày kĩ thuật Design for test (DFT), bao gồm tìm hiểu lý thuyết thực mô thiết kế kiểm tra cho mạch Logic Memory chip gắn board mạch Trong phần lý thuyết tìm hiểu hệ thống lỗi thường xuyên xảy phương pháp để xác định lỗi với số ví dụ tập để xác định rõ phương pháp kiểm tra Trong phần thiết kế ta tiến hành tạo mạch thực tế, khối kiểm thử dựa lý thuyết sau tiến hành chạy kiểm thử, so sánh với kết lý thuyết Từ đưa kết luận phương pháp khắc phục tối ưu tốt cho mạch ii Đồ án môn học GVHD: Nguyễn Phan Hải Phú MỤC LỤC GIỚI THIỆU 1.1 Tổng quan 1.2 Nhiệm vụ đề tài .2 LÝ THUYẾT 2.1 Design for test (DFT) 2.2 Fault Mode (physical fault) 2.2.1 Stuck-at Fault (SAF) 2.2.2 Bridging Fault (BF) 2.2.3 Delay Fault (DF) 2.3 Các thuật toán sử dụng DFT 2.3.1 Thuật toán Ad-hoc .8 2.3.2 Thuật toán Scan .11 2.3.3 JTAG 19 2.3.4 JTAG instruction .31 2.4 BIST 39 2.4.1 MBIST .40 THIẾT KẾ PHẦN CỨNG 52 3.1 Thiết kế mạch kiểm tra Scan 52 3.1.1 Kiểm tra lỗi stuck-at 52 3.1.2 Kiểm tra lỗi transition delay 54 THIẾT KẾ GIẢI THUẬT MBIST CHO SRAM 56 KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 58 5.1 Kết luận 58 5.2 Hướng phát triển .59 iii Đồ án môn học GVHD: Nguyễn Phan Hải Phú TÀI LIỆU THAM KHẢO 59 iv Đồ án môn học GVHD: Nguyễn Phan Hải Phú DANH SÁCH HÌNH MINH HỌA Hình 1.1: Các lỗi vật lý sinh trình sản xuất chip Hình 2.2.1.1: Các lỗi kẹt đơn ngõ vào cổng AND Hình 2.2.1.2: Lỗi kẹt đơn Fanout Branches mạch Hình 2.2.2.1: Các lỗi Bridging thực tế Hình 2.2.2.2: Mơ hình lỗi Wired-OR Wired-AND Hình 2.2.3: Hình mơ lỗi hở điện trở Hình 2.3.1: Chèn điểm kiểm tra 10 Hình 2.3.2: Chèn điểm quan sát 10 Hình 2.3.2.1: Chế độ hoạt động Scan flip flop .11 Hình 2.3.2.2: Sơ đồ chuyển đổi mạch sang mạch tổ hợp 13 Hình 2.3.2.3: Mơ tả chế độ hoạt động Muxed DFF .14 Hình 2.3.3.1: Kiểm tra board mạch JTAG 20 Hình 2.3.3.2: Kiến trúc JTAG .22 Hình 2.3.3.3: Sơ đồ máy trạng thái tap controller 23 Hình 2.3.3.4: Kiến trúc register JTAG 24 Hình 2.3.3.5: Kiến trúc ngõ vào Boundary scan cells 25 Hình 2.3.3.6: Kiến trúc ngõ vào Boundary scan cells chế độ Normal 26 Hình 2.3.3.7: Kiến trúc ngõ vào Boundary scan cells chế độ Scan 27 Hình 2.3.3.8: Kiến trúc ngõ vào Boundary scan cells chế độ Update 27 Hình 2.3.4.1: Sơ đồ kiến trúc trình kiểm tra EXTEST 32 Hình 2.3.4.2: Cấu trúc output BSC máy trạng thái hoạt động chip1 33 Hình 2.3.4.3: Cấu trúc input BSC máy trạng thái hoạt động chip2 34 Hình 2.4: Kiến trúc built in selt test 40 Hình 2.4.1: kiến trúc MBIST 40 v Đồ án môn học GVHD: Nguyễn Phan Hải Phú Hình 3.1: Sơ đồ khối scan flip flop 52 Hình 3.1.1: Sơ đồ mạch test stuck at candence .53 Hình 3.1.2: Kết dạng sóng biểu thị mẫu thử scanff 54 Hình 3.1.3: Sơ đồ mạch kiểm tra lỗi delay transition candence 55 Hình 3.1.4: Kết tín hiệu dạng sóng mạch kiểm tra lỗi transition 55 Hình 4.1: Kiến trúc MBIST cho nhớ 56 Hình 4.2: Mơ hình trạng thái máy giải thuật MarchC- 57 vi Đồ án môn học GVHD: Nguyễn Phan Hải Phú DANH SÁCH BẢNG SỐ LIỆU Bảng 2.2.1.1: Bảng giá trị lỗi đơn ngõ vào cổng AND Bảng 2.2.1.2: Bảng giá trị biểu Lỗi kẹt đơn Fanout Branches mạch Bảng 2.2.2.1: Bảng biểu thị giá trị mơ hình lỗi Wired-OR Wired-AND .7 Bảng 2.3.3.1: Tóm tắt tín hiệu điều khiển chế độ hoạt động ngõ vào 28 Bảng 2.3.3.2: Bảng tóm tắt tín hiệu chế độ hoạt động ngõ JTAG 29 Bảng 4.1: Các giá trị trạng thái MarchC- 57 Bảng 4.2: Sự chuyển trạng thái MarchC- 57 vii Đồ án môn học GVHD: Nguyễn Phan Hải Phú GIỚI THIỆU 1.1 Tổng quan Ngày kĩ thuật kiểm tra mạch VLSI đối mặt với nhiều thách thức thú vị phức tạp Trong thời đại hệ thống lớn nhúng hệ thống chip (SOC) chế tạo liên tục công nghệ thu hẹp, điều quan trọng phải đảm bảo hành vi đắn toàn hệ thống Vì trường hợp tốt cho hồn cảnh tạo mơi trường thử nghiệm thuận lợi chip cách sử dụng kĩ thuật Design For Test (DFT) DFT kỹ thuật giúp cho thiết kế kiểm tra (test) dễ dàng đầy đủ sau sản xuất thành chip mà không cần quan tâm đến chức mạch (thiết kế) Một quy trình sản xuất khơng thể đảm bảo tồn chip sản xuất đạt chất lượng khơng có lỗi Lỗi lỗi vật lý (physical fault) sinh so q trình sản xuất, khơng phải lỗi chức hay lỗi logic (logical fault) thiết kế sai Một số lỗi vật lý gặp nối đất GND (stuck-at-0, s-a-0), nối nguồn với VCC (stuck-at-1, s-a-1), ngắn mạch(short), hở mạch (open) Một lỗi vật lý sinh làm cho hoạt động chip bị sai khơng thể hoạt động (hình 1.1) Lỗi chức Reduce test cost thiết kế sai phải phát mô kiểm tra trước sản xuất Để dễ hình dung, bạn liên tưởng đến việc kiểm tra bo mạch in (PCB), bo mạch in sau sản xuất phải kiểm tra xem đường mạch có bị nối GND, VCC, ngắn mạch hay hở mạch (bị đứt) hay không Chip cần kiểm tra lỗi Một chip gồm hai phần logic user logic DFT logic Trong đó, user (function) logic thành phần xử lý chức dành cho người dùng chip, DFT logic dùng để test chip Đồ án môn học GVHD: Nguyễn Phan Hải Phú Hình 1.1: Các lỗi vật lý sinh q trình sản xuất chip Tóm lại, kỹ thuật DFT kỹ thuật giúp kiểm tra chip dễ dàng đầy đủ cách thêm logic dùng cho việc test vào chip Nếu khơng có DFT, chip kiểm tra thơng qua đo đạc chạy test chức (function test) chip thời gian test lâu không đảm bảo toàn chip test đầy đủ (coverage thấp) Ví dụ, chip khơng có DFT, chạy test chức 30 giây (hoặc nhiều hơn) cho chip tổng thời gian test cho lô sản phẩm 100.000 chip khoảng 35 ngày, cho triệu chip 347 ngày Nhưng với kỹ thuật DFT, tổng thời gian test giảm 10 lần Tuy nhiên, việc áp dụng kỹ thuật DFT làm kích thước chip lớn phải thêm logic phục vụ việc test 1.2 Nhiệm vụ đề tài Trong đề tài tập trung vào nội dung sau: Nội dung 1: Tìm hiểu nguyên lý, lý thuyết DFT Nội dung 2: Nghiên cứu phương pháp giải thuật sử dụng DFT Nội dung 3: Thiết kế scan flip flop để test lỗi vật lý với lý thuyết đề giải thích sơ đồ máy trạng thái memory built in self test