Báo cáo đồ án môn học vi mạch số đề tài thiết kế mạch so sánh hai số nhị phân 2 bit

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC CẦN THƠ KHOA CÔNG NGHỆ  BÁO CÁO ĐỒ ÁN MÔN HỌC VI MẠCH SỐ ĐỀ TÀI: THIẾT KẾ MẠCH SO SÁNH HAI SỐ NHỊ PHÂN BIT GIẢNG VIÊN HƯỚNG DẪN: SINH VIÊN THỰC HIỆN: TS Nguyễn Cao Quí Phan Châu Minh; MSSV: B1812151 Nguyễn Việt Hưng; MSSV: B1812207 Ngày nộp /11/2021 Mục tiêu đề tài - Hiểu nguyên tắc, cách hoạt động công nghệ CMOS thiết kế vi mạch số - Sử dụng công nghệ 90nm thiết kế mạch so sánh hai số nhị phân bit với ngõ tác động mức cao, điện áp nguồn 1V - Mô mạch điện ngôn ngữ Hspice vẽ Layout phần mềm Microwind Cơ sở lý thuyết công nghệ CMOS CMOS viết tắt complementary metal oxide semiconductor (sự bổ trợ lẫn chất bán dẫn kim loại) CMOS sử dụng hầu hết vi mạch tích hợp (VLSI – chíp chứa từ hàng nghìn đến hàng triệu MOSFET) siêu vi mạch tích hợp (ULSI chíp chứa hàng tỉ MOSFET hơn) 1.1 Bóng bán dẫn MOS Silicon (Si) chất bán dẫn, tạo thành nguyên liệu ban đầu cho hầu hết vi mạch tích hợp, silicon ngun tố có hóa trị IV, tạo liên kết cộng hóa trị với bốn nguyên tử liền kề Silicon nguyên chất chất dẫn điện kém, nhiên độ dẫn điện tăng lên cách thêm lượng nhỏ tạp chất vào Khi pha tạp có hóa trị V vào silicon, dư electron trở thành chất bán dẫn loại N Khi pha tạp chất có hóa trị III vào silicon, thiếu electron trở thành chất bán dẫn loại P Hình Silicon nguyên chất (a), silicon pha tạp chất có hóa trị V (b) silicon pha tạp chất có hóa trị III (c) Khi kết hợp chất bán dẫn loại P N tạo thành mối nối P-N hay gọi diode Khi nguồn điện áp cực P lớn N, diode phân cực thuận cho dòng điện chạy qua Khi điện áp cực P nhỏ cực N, diode phân cực ngược dòng điện chạy qua Hình Diode tạo từ mối nối P-N Bóng bán dẫn MOS (Metal-Oxide-Semiconductor) tạo cách chồng lên nhiều lớp vật liệu dẫn điện cách điện thơng qua quy trình xử lý hóa học phương pháp lắng đọng Các bóng bán dẫn chế tạo silicon mỏng có đường kính từ 15-30cm gọi wafer Hình Hình ảnh thực tế wafer Cơng nghệ CMOS kết hợp bóng bán dẫn loại n (nMOS) bóng bán dẫn loại p (pMOS) Hình Mặt cắt ngang bóng bán dẫn loại n (a) bóng bán dẫn loại p (b) Mỗi bóng bán dẫn có phần cổng (Gate) dẫn điện làm Polysilicon lớp cách điện làm silicon dioxide (SiO2) nMOS có phần thân cấu tạo từ chất bán dẫn loại P chất bán dẫn loại N cho cực S (source) D (drain), phần thân nMOS thường nối với GND pMOS ngược lại so với nMOS, có phần thân loại cấu tạo từ chất bán dẫn N chất bán dẫn loại P cho cực S D, phần thân pMOS thường nối lên nguồn Cực G MOS đầu vào điều khiển, ảnh hưởng đến lưu thơng dịng điện cực S D nMOS có phần thân nối với GND mối nối P-N cực S D với phần thân phân cực ngược Nếu cực G mức điện áp thấp, khơng có dòng điện chạy cực S D, ngược lại cực G mức điện áp cao có dòng điện chạy cực S D Đối với pMOS, có phần thân nối với nguồn, cực G mức điện áp cao, mối nối P-N cực S D với phần thân phân cực ngược khơng có dịng điện chạy qua Ngược lại cực G mức điện áp thấp mối nối P-N cực S D với phần thân phân cực thuận cho dòng điện chạy qua Điện áp cao thường VDD, đại diện cho mức logic 1, VDD thường có giá trị 5V, 3.3V, 2.5V, 1.8V, 1.2V, 1V, … Điện áp thấp thường GND VSS đại diện cho mức logic Hình Tóm tắt họa độn nMOS pMOS với cực G = 1.2 Các cổng logic từ CMOS Inverter hay cổng NOT tạo từ bóng bán dẫn nMOS bóng bán dẫn pMOS hình Khi ngõ vào A = 0, bóng bán dẫn nMOS ngưng, bóng bán dẫn pMOS dẫn, ngõ Y kéo lên VDD Ngược lại ngõ vào A = 1, bóng bán dẫn nMOS dẫn, bóng bán dẫn pMOS ngưng, ngõ Y kéo xuống GND Hình Cấu tạo cổng NOT từ bóng bán dẫn bảng thật Hình cho thấy cấu tạo cổng NAND hai ngõ vào, bao gồm bóng bán dẫn nMOS mắc nối tiếp Y GND, với bóng bán dẫn pMOS mắc song song Y VDD Nếu hai đầu A, B vào có mức logic hai nMOS ngưng dẫn dẫn đến ngõ Y không nối với GND lúc hai pMOS dẫn ngõ Y nối lên VDD (mức logic 1) Chỉ hai ngõ vào A,b 0, lúc hai pMOS dẫn hai nMOS dẫn, ngõ Y nối với GND (mức logic 0) VDD GND Hình Cấu tạo cổng NAND từ bóng bán dẫn bảng thật Hình cho thấy cấu tạo cổng NOR hai ngõ vào, bao gồm bóng bán dẫn nMOS mắc song song Y GND, với bóng bán dẫn pMOS mắc nối tiếp Y VDD Khi hai ngõ vào A, B có mức logic 1, hai nMOS dẫn kéo ngõ Y xuống GND lúc hai pMOS ngưng dẫn Khi hai ngõ vào A, B 0, hai pMOS dẫn hai nMOS ngưng dẫn, ngõ Y kéo lên VDD VDD GND Hình Cấu tạo cổng NOR từ bóng bán dẫn bảng thật Để tạo cổng AND hay OR, cần mắc ngõ cổng NAND NOR với cổng NOT Hình Cổng AND OR từ cổng NAND, NOR NOT Thiết kế mạch so sánh hai số nhị phân bit Nội dung báo cáo • Mục tiêu yêu cầu • Giới thiệu đề tài • Phương pháp thực • Kết I Mục tiêu u cầu • Mục tiêu - Sử dụng cơng nghệ 90nm thiết kế mạch so sánh hai số nhị phân bit với ngõ tác động mức cao • u cầu - Lập trình mơ mạch điện ngôn ngữ Hspice thiết kế layout phần mềm Microwind II Giới thiệu đề tài Lý chọn đề tài - Phổ biến, sử dụng hầu hết vi xử lý - Không trùng với nhóm khác Giới thiệu sơ lược đề tài - Mô tả sơ lược mạch: mạch bao gồm ngỏ vào ngỏ ra, với ngỏ vào gồm số nhị phân A số nhị phân B, với ngỏ AB - Mô tả nguyên lý hoạt động: số nhị phân A bé B ngỏ AB sẻ lên mức cao trạng thái lại sẻ xún mức thấp Hình Sơ đồ khối mạch II Phương pháp thực - Lập bảng trạng thái Rút gọn biểu thức Vẽ sơ đồ nguyên lý chuyển đổi mạch toàn cổng NAND Viết chương trình mơ tín hiệu mạch ngơn ngữ Hspice Vẽ layout mơ tín hiệu mạch phần mềm Microwind Lập bảng trạng thái Bảng Bảng trạng thái mạch Rút gọn biểu thức Bảng Karnaugh AB Sơ đồ nguyên lý mạch từ biểu thức rút gọn Hình Sơ đồ nguyên lý mạch Chuyển đổi sơ đồ ngun lý mạch tồn cổng NAND Hình Mơ hình tương đương để chuyển đổi cổng tồn NAND Hình Mạch saukhi chuyển đổi tồn NAND Viết chương trình mơ cổng NAND (a) IN IN2 OUT 0 1 1 1 Bảng Bảng thật cổng NAND (b) Hình Sơ đồ nguyên lý (a) đoạn chương trình Hspice (b) cổng NAND Hình Tín hiệu mơ cổng NAND Thiết kế layout cho cổng NAND VCC IN1 IN2 OUT GND Hình 14 Layout cổng NAND Hình 15 Tín hiệu mơ layout cổng NAND Viết chương trình mơ cho mạch Hình Đoạn chương trình tạo tín hiệu ngõ vào tương ứng 16 trường hợp bảng Hình Mơ tín hiệu ngõ vào (a) (b) Hình Đoạn chương trình (a) tương ứng cho ngõ vào đảo (b) Layout cổng NOT từ cổng NAND Hình 16 Layout cổng NOT từ cổng NAND 10 Thiết kế layout cho mạch Hình 17 Layout ngõ vào mạch Hình 18 Tín hiệu mơ layout ngõ vào 11 (a) (b) Hình 10 Đoạn chương trình (a) tương ứng cho đoạn mạch A