(Đồ án hcmute) thiết kế và so sánh kỹ thuật data driven và look ahead clock gating ứng dụng trong mạch đồng hồ số

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH ĐỒ ÁN TỐT NGHIỆP NGÀNH CƠNG NGHỆ KỸ THUẬT MÁY TÍNH THIẾT KẾ VÀ SO SÁNH KỸ THUẬT DATA-DRIVEN VÀ LOOK-AHEAD CLOCK GATING ỨNG DỤNG TRONG MẠCH ĐỒNG HỒ SỐ GVHD: PGS.TS VÕ MINH HUÂN SVTH: LÊ QUANG THƯƠNG PHẠM ĐẶNG HIẾU SKL009858 Tp Hồ Chí Minh, Tháng 7/2022 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO BỘ MƠN KỸ THUẬT MÁY TÍNH - VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ VÀ SO SÁNH KỸ THUẬT DATA-DRIVEN VÀ LOOK-AHEAD CLOCK GATING ỨNG DỤNG TRONG MẠCH ĐỒNG HỒ SỐ NGÀNH CÔNG NGHỆ KỸ THUẬT MÁY TÍNH SVTH: LÊ QUANG THƯƠNG MSSV: 18119122 PHẠM ĐẶNG HIẾU MSSV: 18119073 TP HỒ CHÍ MINH – 07/2022 TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP HỒ CHÍ MINH KHOA ĐÀO TẠO CHẤT LƯỢNG CAO BỘ MÔN KỸ THUẬT MÁY TÍNH - VIỄN THƠNG ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ VÀ SO SÁNH KỸ THUẬT DATA-DRIVEN VÀ LOOK-AHEAD CLOCK GATING ỨNG DỤNG TRONG MẠCH ĐỒNG HỒ SỐ NGÀNH CƠNG NGHỆ KỸ THUẬT MÁY TÍNH SVTH: LÊ QUANG THƯƠNG MSSV: 18119122 PHẠM ĐẶNG HIẾU MSSV: 18119073 GVHD: PGS.TS VÕ MINH HN TP HỒ CHÍ MINH – 07/2022 CỘNG HỊA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc *** -TP Hồ Chí Minh, ngày 18 tháng năm 2022 NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP Họ tên sinh viên: Lê Quang Thương Phạm Đặng Hiếu Ngành: Công nghệ kỹ thuật máy tính MSSV: 18119122 MSSV: 18119073 Lớp: 18119CL1A Giảng viên hướng dẫn: PGS.TS Võ Minh Huân Ngày nhận đề tài: 27/02/2022 Ngày nộp đề tài: 23/07/2022 Tên đề tài: THIẾT KẾ VÀ SO SÁNH KỸ THUẬT DATA-DRIVEN VÀ LOOKAHEAD CLOCK GATING ỨNG DỤNG TRONG MẠCH ĐỒNG HỒ SỐ Các số liệu, tài liệu ban đầu: Kiến thức môn Điện tử bản, Mạch điện, Thiết kế vi mạch VLSI, Kỹ thuật số, Kiến trúc tổ chức máy tính, Sản phẩm: Chương trình máy tính TRƯỞNG NGÀNH GIẢNG VIÊN HƯỚNG DẪN CỘNG HỊA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc lập – Tự – Hạnh phúc *** -TP Hồ Chí Minh, ngày 18 tháng năm 2022 PHIẾU NHẬN XÉT CỦA GIÁO VIÊN PHẢN BIỆN Họ tên sinh viên: Lê Quang Thương MSSV: 18119122 Phạm Đặng Hiếu MSSV: 18119073 Ngành: Cơng nghệ kỹ thuật máy tính Tên đề tài: Thiết kế so sánh kỹ thuật Data-Driven Look-Ahead Clock Gating ứng dụng mạch đồng hồ số Họ tên Giáo viên phản biện: NHẬN XÉT Về nội dung đề tài & khối lượng thực hiện: Ưu điểm: Khuyết điểm: Đề nghị cho bảo vệ hay không? Đánh giá loại: Điểm: ………… (Bằng chữ: ) GIẢNG VIÊN PHẢN BIỆN LỜI CAM ĐOAN Nhóm thực xin cam đoan đề tài: “THIẾT KẾ VÀ SO SÁNH KỸ THUẬT DATA-DRIVEN VÀ LOOK-AHEAD CLOCK GATING ỨNG DỤNG TRONG MẠCH ĐỒNG HỒ SỐ” dựa tìm hiểu, nghiên cứu với nổ lực hổ trợ hướng dẫn tận tình GVHD: PGS.TS Võ Minh Hn Nhóm thực xin cam đoan kết nghiên cứu đề tài hồn tồn trung thực, khơng qua chỉnh sửa hay chép Nếu phát có thiếu trung thực đề tài này, nhóm xin chịu hồn tồn trách nhiệm Nhóm thực đề tài (ký ghi rõ họ tên) Lê Quang Thương i Phạm Đặng Hiếu LỜI CẢM ƠN Trước tiên, nhóm thực xin gửi lời cảm ơn đến tất quý thầy cô giảng dạy trường Đại Học Sư Phạm Kỹ Thuật Thành Phố Hồ Chí Minh, đặt biệt q thầy Khoa Đào tạo Chất lượng cao nói chung mơn Kỹ thuật máy tính nói riêng giảng dạy cung cấp kiến thức bổ ích tạo tiền đề cho nhóm thực hiên đồ án Nhóm thực xin gửi lời cảm ơn chân thành đến người thầy kiêm giáo viên hướng dẫn PGS.TS Võ Minh Huân, thầy khởi tạo ý tưởng, cung cấp tài liệu, đồng thời tận tình hướng dẫn, giúp đỡ tạo điều kiện thuận lợi suốt trình thực đề tài Nhóm thực xin gửi lời cảm ơn đến gia đình, bạn bè thầy khoa tận tình giúp đỡ tạo điều kiện thuận lợi cho nhóm thực có hội nghiên cứu thực đề tài Cảm ơn đến thầy cô Khoa Đào tạo chất lượng cao bạn ngành kỹ thuật máy tính chia sẻ, trao đổi, đóng góp kiến thức giúp nhóm thực tốt đề tài Xin chân thành cảm ơn! Nhóm thực đề tài Lê Quang Thương ii Phạm Đặng Hiếu TÓM TẮT Với phát triển ngành thiết kế vi mạch, công nghệ bán dẫn có bước tiến vượt trội qua năm, kích thước transistor mạch thu nhỏ đến mức nanomet, số lượng transistor đơn vị diện tích nhiều nhiều so với hệ trước Nhu cầu hệ thống vừa nhỏ gọn, vừa hiệu cao mà cơng suất mạch lại thấp Nhằm giải tốn khó ngồi việc cải tiến hệ thống bus, người ta cịn phải tìm giải pháp cho việc giảm cơng suất động mạch Từ đó, kỹ thuật clock gating đời để giảm số xung clock tác động vào mạch mạch khơng có chuyển đổi liệu Từ xuất clock gating, người ta không ngừng phát triển kỹ thuật để chúng vừa giữ chức mạch lại tối ưu xung clock tác động vào mạch giúp công suất động sinh thấp Khi ứng dụng clock gating vào mạch lớn, cơng suất động mạch giảm 50% Trong đề tài “Thiết kế so sánh kỹ thuật Data-Driven Look-Ahead Clock Gating ứng dụng mạch đồng hồ số” đề tài nhằm mục đích tìm hiểu kỹ thuật clock gating từ đến nâng cao Tìm ưu điểm nhược điểm kỹ thuật Sau đó, nhóm ứng dụng hai kỹ thuật Data-Driven Clock Gating (DDCG) Look-Ahead Clock Gating (LACG) cho mạch đồng hồ Sử dụng phần mềm Xilinx ISE Xpower Analyzer để mô dạng sóng, đo cơng suất đo nhiệt độ trường hợp: không dùng clock gating, sử dụng Data Driven Clock Gating sử dụng Look Ahead Clock Gating Từ đưa so sánh đánh giá hai kỹ thuật clock gating Sau kết luận ưu điểm, nhược điểm tìm hướng phát triển đề tài iii ABSTRACT With the development of the circuit design industry, semiconductor technology has been making great strides over the years, the size of transistors in the circuit is being reduced to the nanometer level, and the number of transistors per unit area is more much more so than previous generations The need for a system that is both compact and highperformance, but the capacity of that circuit is lower To solve that complex problem, in addition to improving bus systems, one must also find a solution to reduce the dynamic power of the circuit Since then, the clock gating technique was born to reduce the number of clock pulses acting on the circuit when the circuit has no data conversion Since the appearance of clock gating, people have constantly developed this technique so that they can both keep the correct circuit function and optimize the clock pulse to affect the circuit to help the dynamic power generated very low When clock gating is applied to large circuits, the dynamic power of the circuit can be reduced by more than 50% The topic "Design and comparison of Data-Driven and Look-Ahead based Clock Gating techniques applied in sequential circuits" is a topic aimed at understanding clock gating techniques from basic to advanced Find out the advantages and disadvantages of each technique Then, the team will apply two techniques DataDriven Clock Gating (DDCG) and Look-Ahead Clock Gating (LACG) to the clock circuit Using Xilinx ISE and Xpower Analyzer software to simulate waveforms, measure power and measure temperature in cases: without clock gating, using DataDriven Clock Gating, and using Look Ahead Clock Gating From there, make a comparison and evaluation between the two clock gating techniques Finally, the conclusion about the advantages and disadvantages as well as finding the development direction of this topic iv 4.2.4 So sánh tài nguyên tiêu thụ Dưới kết so sánh tài nguyên tiêu thụ kỹ thuật, nhóm thực lấy giá trị đại diện cho thông số Bảng 4.4 Bảng so sánh tài nguyên tiêu thụ Số lượng Without CG DDCG LACG Flip-Flop 21 21 30 Latch 4-input LUTs 81 84 85 Tài nguyên tiêu thụ 90 85 84 81 80 70 60 50 40 30 20 10 30 21 21 Without CG With DDCG With LACG Flip-Flop Latch 4-input LUTs Hình 4.9 Biểu đồ so sánh tài nguyên tiêu thụ Như thấy hình 4.9 số Flip-Flop của khối khơng sử dụng Clock Gating (21 FFs) nhiều khối sử dụng kỹ thuật LACG (30 FFs) Thêm kỹ thuật DDCG sử dụng thêm Latch khối xử lý xung, hai trường hợp lại sử dụng Flip-Flop LUT (Lookup-Table) hay hiểu bảng chân lý, thiết kế FPGA logic thực không tồn LUT sử dụng để đại diện cho các logic đại số Boolean Ở tài liệu thống kê tín hiệu đầu vào LUT, số lượng LUT kỹ thuật LACG chiếm cao kỹ thuật phức tạp nhất, kỹ thuật chứa nhiều phương trình Boolean 40 CHƯƠNG KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN 5.1 KẾT LUẬN Sau khoảng thời gian dài tìm hiểu thực đề tài: “THIẾT KẾ VÀ SO SÁNH KỸ THUẬT DATA-DRIVEN VÀ LOOK-AHEAD CLOCK GATING ỨNG DỤNG TRONG MẠCH ĐỒNG HỒ SỐ”, nhóm thực yêu cầu ban đầu với giúp đỡ tận tình PGS.TS Võ Minh Hn Qua q trình thực hiện, nhóm rút kiến thức, học cần thiết cho công việc sau như: - Dựa kết mô mạch sử dụng hai kỹ thuật Data-Driven Look-Ahead cho ta thấy, tính hiệu hai kỹ thuật gần giống nhau, mạch hoạt động tần số cao thể chêch lệch rõ rệch Nhưng mặt tiêu hao tài nguyên kỹ thuật Look-Ahead tiêu tốn nhiều tính phức tạp - Khi sử dụng Data-Driven dễ dàng so với Look-Ahead, DataDriven ta cần lấy tín hiệu ngõ vào ngõ Ở Look-Ahead, yêu cầu người sử dụng phải nắm rõ nguyên lý hoạt động mạch thiết kế nguyên lý hoạt động Look-Ahead, kỹ thuật yếu tố timing vô quan trọng phải xác tuyệt đối - Do đó, ứng dụng clock gating cho mạch nhỏ ta cần dùng Data-Driven Trong số mạch lớn nên sử dụng Look-Ahead để tối ưu cơng suất mạch - Nên nhóm khối chức lại với dùng chung khối clock gating để tối ưu cơng suất giảm tiêu hao tài nguyên - Nâng cao kỹ nghiên cứu, giải vấn đề nói chung việc phân tích vấn đề thuộc lĩnh vực vi mạch nói riêng 41 - Cải thiện kỹ sử dụng ngôn ngữ mô tả phần cứng Verilog để thiết kế mạch viết testbench testcase cho thiết kế - Hiểu thành thạo công cụ liên quan như: công cụ vẽ sơ đồ khối diagram io, Xilinx ISE Design Suite 14.7 để mơ Xpower Analysis để phân tích cơng suất 5.1.1 Ưu điểm Bài báo cáo phân tích, nghiên cứu, so sánh phương pháp tiết kiệm lượng clock gating khác nhau, Ứng dụng so sánh kỹ thuật Data-Driven Look-Ahead cho mạch đồng hồ số, thực 90nm Spartan-3E, FPGA Có thể sử dụng tương đối thành thạo Verilog HDL để mô tả mạch thiết kế đồng hồ số, tạo môi trường kiểm tra testbench công cụ để kiểm tra chức thiết kế chèn khối ICG vào thiết kế để giảm cơng suất Phân tích cơng suất động tĩnh ứng dụng DDCG LACG vào mạch qua kiểm tra tính hiệu việc giảm công suất kỹ thuật Khối clock gating giúp mạch đồng hồ số giảm công suất clock cơng suất động, từ giảm đáng kể công suất tổng, mạch hoạt động tần số cao (> 1Ghz), mà mạch đồng hồ hoạt động chức năng, lượng tài nguyên sử dụng thêm không đáng kể, nhiệt độ hoạt động giảm sử dụng công nghệ clock gating, thực yêu cầu ban đầu đề 5.1.2 Nhược điểm Trong thiết kế mạch clock gating giảm công suất clock cho mạch đồng hồ đồng bộ, kết đạt tối ưu hạn chế đề tài mà chưa giải được, chưa thực phần cứng FPGA Khi ứng dụng vào mạch nhỏ việc tích hợp Clock Gating khơng mang lại nhiều hiệu mà cịn làm tăng diện tích chi phí phần cứng mạch 42 Trong trình thiết kế mạch, cịn số sai sót warning, khơng khắc phục được, phần thiết kế bắt buộc sinh phần mô timing bị sai sót, tất khơng ảnh hưởng nghiêm trọng cho thiết kế Hình 5.1 Hạn chế warning thiết kế 5.2 HƯỚNG PHÁT TRIỂN Đề xuất ý tưởng mới, phương pháp nhằm khắc phục hạn chế thay dựa vào việc giảm công suất động hay hệ số chuyển mạch Trong trình kiểm tra xác mạch, khơng kiểm tra dạng sóng mà nhóm thực cần phải tạo môi trường mô sử dụng Script Makefile Linux Khi tạo testcase, môi trường báo cho người thiết kế biết test có lỗi phần cụ thể để dễ dàng cho việc sửa lỗi Cần cải tiến cơng cụ mơ để phân tích sâu vào khâu để dễ dàng kiểm soát cải thiện thiết kế Tuy đồ án số hạn chế định hướng, tảng cho phát triển nghiên cứu sau để hoàn thiện tối ưu hóa cơng nghệ clock gating sử dụng cho thiết kế vi mạch nói chung mạch đồng hồ số nói riêng 43 PHỤ LỤC Bảng 6.1 Minh chứng kết đo công suất nhiệt độ mạch không sử dụng Clock gating Mô mạch tần số 100MHz Mô mạch tần số 1GHz Mô mạch tần số 10GHz 44 Bảng 6.2 Minh chứng kết đo công suất nhiệt độ mạch sử dụng Data-Driven Clock Gating Mô mạch tần số 100MHz Mô mạch tần số 1GHz Mô mạch tần số 10GHz 45 Bảng 6.3 Minh chứng kết đo công suất nhiệt độ mạch sử dụng Look-Ahead Clock Gating Mô mạch tần số 100MHz Mô mạch tần số 1GHz Mô mạch tần số 10GHz 46 Bảng 6.4 Minh chứng bảng thống kê tài nguyên sử dụng Không sử dụng kỹ thuật Clock Gating Sử dụng kỹ thuật DDCG Sử dụng kỹ thuật LACG 47 Hình 6.1 Minh chứng kiểm tra đạo văn 48 TÀI LIỆU THAM KHẢO [1] T Vũ, "Tìm hướng phát triển bền vững cho công nghiệp điện tử vi mạch," Kinh tế đô thị, Hà Nội, 2022 [2] Xilinx, "ISE Design Suite 14 Release Notes," Xilinx, 2020 [3] N Quân, "[Low Power] Các kỹ thuật thiết kế giúp giảm công suất tiêu thụ," VLSI TECHNOLOGY, 2020 [4] D M Mali, "A Review of Clock Gating Techniques in Low Power Applications," International Journal of Innovative Research in Science,, 2015 [5] V Nguyễn, "STEM Education," 17 09 2019 [Online] Available: https://dayhocstem.com/blog/2019/09/quy-trinh-thiet-ke-mach-tichhop-ic.html [6] B Razavi, Design of Analog CMOS Intergrated Circuits, New York: McGraw-Hill Education, Penn Plaza, 2017 [7] S Tamil Chindhu, "Clock Gating Techniques: An Overview," IEEE Conference on Emerging Devices and Smart Systems, 2018 [8] a I K F Shmuel Wimer, "Design Flow for Flip-Flop Grouping in Data-Driven," IEEE, 2014 [9] B M K L K C Ashok Kumar, "Enhanced Clock Gating Technique for Power Optimization in SRAM," Journal of Automation, Mobile Robotics and Intelligent Systems, 2021 [10] S Wimerc, "A Look-Ahead Clock Gating Based on Auto-Gated Flip-Flops," IEEE, 2014 [11] M H Vo, "The Merged Clock Gating Architecture For Low Power Digital Clock Application On FPGA," IEEE, Ho Chi Minh, 2018 49 Biên hội đồng 50 ĐẠI HỌC SƯ PHẠM KỸ THUẬT CỘNG HOÀ XÃ HỘI CHỦ NGHĨA THÀNH PHỐ HỒ CHÍ MINH VIỆT NAM KHOA ĐÀO TẠO CHẤT LƯỢNG Độc lập – Tự Do – Hạnh phúc CAO Tp HCM, ngày 15 tháng 08 năm 2022 BẢN GIẢI TRÌNH CHỈNH SỬA ĐỒ ÁN TỐT NGHIỆP NGÀNH: CNKT MÁY TÍNH Tên đề tài: THIẾT KẾ VÀ SO SÁNH KỸ THUẬT DATA-DRIVEN VÀ LOOK-AHEAD CLOCK GATING ỨNG DỤNG TRONG MẠCH ĐỒNG HỒ SỐ Tên sinh viên: Lê Quang Thương MSSV: 18119122 Tên sinh viên: Phạm Đặng Hiếu MSSV: 18119073 GVHD: PGS.TS Võ Minh Huân Hội đồng bảo vệ HĐ 2, phòng A4-402, ngày 06 tháng 08 năm 2022 Giải trình chỉnh sửa báo cáo đồ án tốt nghiệp: TT Nội dung góp ý Hội đồng Kết chỉnh sửa, bổ sung Đã bổ sung phân tích thiết kế chi Bổ sung phân tích thiết kế tiết chương 3: mục 3.1 chi tiết chương trang 22, mục 3.2 trang 24, mục 3.2.1 trang 26 51 Ghi Bổ sung lời diễn giải cho Đã chỉnh sửa ở: mục 3.1 trang 21, thành phần khối chức mục 3.2 trang 23, mục 3.2.1 trang đề tài 25, mục 3.2.2 trang 27 Điều chỉnh chỉnh sửa lỗi tả Chú thích hình vẽ Đã thích đưa Đánh số thích phần phụ lục trưởng ngành 45, 46, 47 cập nhật danh mục Đã chỉnh sửa làm rõ lý chọn đề tài mục 1.1 trang Giải thích làm rõ kết luận Xác nhận Đã đánh số hình trang 44, hình Làm rõ lý chọn đề tài chung đề tài Đã chỉnh sửa Đã giải thích làm rõ kết luận chung đề tài mục 5.1 trang 41 Xác nhận GVHD (Ký họ tên) (Ký họ tên) Nhóm thực báo cáo (Ký họ tên) Lê Quang Thương Phạm Đặng Hiếu 52 53 S K L 0