Cấu trúc máy tính: Bộ nhớ bán dẫn

Mật độ cao do cấu tạo bit nhớ chỉ có 1 transistor và tụ. Dùng địa chỉ đa hợp (mux) để tiết kiệm chân linh kiện. Qui trình cung cấp địa chỉ đa hợp : Địa chỉ hàng. Tín hiệu RAS. Địa chỉ cột. Tín hiệu RAS và CAS. Sau 2 ms, DRAM bị mất thông tin chứa trong nó dù vẫn còn cung cấp nguồn điện. Giải quyết bằng cách làm mới (refresh) thông tin DRAM trước khi mất. Việc làm mới thông tin DRAM được thực hiện thông qua thao tác chọn hàng (RAS) sẽ làm mới tất cả các bít nhớ trên hàng đó.

Chương Bộ nhớ bán dẫn Các đại lượng đặc trưng Các đại lượng đặc trưng Giá thành Thời gian tối thiểu tính hai lần truy xuất Thời gian truy xuất tA Tốc độ truy xuất bA = 1/tA Chu kỳ truy xuất tM Tốc độ chuyển liệu bM = 1/tM - Phụ thuộc công nghệ chế tạo chế truy xuất - Là khoảng thời gian mà CPU phải đợi sau khời động tín hiệu yêu cầu đọc - Được tính theo bit/s hay word/s - Cịn gọi băng thơng tA thường dùng thiết kế để xác định số wait-state CPU bM thường dùng để xác định lưu lượng truy xuất Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ Phân loại (1) nơi chứa chương trình liệu Read ROM Bộ nhớ ? (Chết) Bộ nhớ Random RAM (Sống) Static SRAM PROM EPROM Only EEPROM Flash ROM Erasable Programmable (SRAM + EEPROM) Memory Access KB ?? (Thời gian truy xuất) (Dung lượng) BYTE Chương / Bộ nhớ bán dẫn Electrically DRAM Dynamic (Đơn vị truy xuất) BIT ROM MB GB Tổ chức cấu trúc máy tính TB Tờ Phân loại (1) EPROM U1 10 25 24 21 23 22 20 27 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 O0 O1 O2 O3 O4 O5 O6 O7 11 12 13 15 16 17 18 19 A12  A0 : địa O7  O0 : liệu OE : cho phép xuất CE : chọn chip Vcc : nguồn GND : đất Vpp : nguồn lập trình PGM : chọn lập trình Cửa sổ xóa nội dung tia cực tím OE CE PGM VPP 27C64 Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ ROM +5V A0 A1 Giải mã hàng 1 A2 (chọn cột phải) Chương / Bộ nhớ bán dẫn T3 P3 T2 P2 1 T1 P1 T0 P0 D3 D2 D1 D0 1 Tổ chức cấu trúc máy tính Giải mã cột đệm Tờ Phân loại (2) SRAM U2 10 25 24 21 23 26 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 20 CE 22 OE 27 WE O0 O1 O2 O3 O4 O5 O6 O7 11 12 13 15 16 17 18 19 A14  A0 : địa D7  D0 : liệu OE : cho phép xuất CE : chọn chip WE : cho phép ghi Vcc : nguồn GND : đất HM62256/SO Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ SRAM Nguyên lý lưu trữ thông tin SRAM giống D-FF SRAM tổ chức theo ma trận giống ROM Giao tiếp với SRAM tương tự giao tiếp với ROM Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ Phân loại (3) U5 12 11 10 13 15 A0 A1 A2 A3 A4 A5 A6 A7 A8 DRAM DOUT DIN RAS CAS WE MSM41256A Chương / Bộ nhớ bán dẫn 14 A8  A0 : địa hàng / cột (18 bit) DIN , DOUT : liệu RAS : chọn hàng CAS : chọn cột WE : cho phép ghi Vcc : nguồn GND : đất Tổ chức cấu trúc máy tính Tờ Cấu tạo DRAM Đọc Chương / Bộ nhớ bán dẫn Ghi Tổ chức cấu trúc máy tính Tờ DRAM (tt.) Mật độ cao cấu tạo bit nhớ có transistor tụ Dùng địa đa hợp (mux) để tiết kiệm chân linh kiện Qui trình cung cấp địa đa hợp : Địa hàng Tín hiệu RAS Địa cột Tín hiệu RAS CAS Sau ms, DRAM bị thơng tin chứa dù cịn cung cấp nguồn điện Giải cách làm (refresh) thông tin DRAM trước Việc làm thông tin DRAM thực thông qua thao tác chọn hàng (RAS) làm tất bít nhớ hàng Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ 10 Các thông số thời gian tham khảo t RC t RAC t RCD t RAS t RP t PC t AA t CAC t CAS "50 ns" "60 ns" 84 ns 104 ns Random read or write cycle time (from one full /RAS cycle to another) 50 ns 60 ns Access time: /RAS low to valid data out 11 ns 14 ns /RAS low to /CAS low time 50 ns 60 ns /RAS pulse width (minimum /RAS low time) 30 ns 40 ns /RAS precharge time (minimum /RAS high time) 20 ns 25 ns Page-mode read or write cycle time (/CAS to /CAS) 25 ns 30 ns Access time: Column address valid to valid data out (includes address setup time before /CAS low) 13 ns 15 ns Access time: /CAS low to valid data out ns 10 ns /CAS low pulse width minimum Chương / Bộ nhớ bán dẫn Description Tổ chức cấu trúc máy tính Tờ 11 Tổ chức nhớ n địa Giải mã địa 2n lựa chọn Địa 00 (0) Địa 01 (1) Địa 10 (2) Địa 11 (3) Giải mã địa x bit Dữ liệu bit Địa 000 (0) Địa 001 (1) Địa 010 (2) Địa 011 (3) Địa 100 (4) Địa 101 (5) Địa 110 (6) Địa 111 (7) Giải mã địa x 16 bit Dữ liệu 16 bit Chương / Bộ nhớ bán dẫn byte cao byte thấp Tổ chức cấu trúc máy tính Tờ 12 Tổ chức theo dung lượng A15 – A0 64K x bit 64K x bit 64K x bit A17 A16 64K x bit Giải mã địa Tổng cộng có 256K x bit Chương / Bộ nhớ bán dẫn D7 – D0 Tổ chức cấu trúc máy tính Tờ 13 Tổ chức theo kích thước 64K x bit 64K x bit D31 – D24 D23 – D16 64K x bit 64K x bit D15 – D8 D7 – D0 A15 – A0 Tổng cộng có 64K x 32 bit Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ 14 Giải mã địa nhớ A11 A12 00 0000 0000 08 0000 1000 Bộ nhớ 0000 0000 0800 07FF Bank Tuyến địa 0000 Mạch giải mã địa 0FFF 1000 17FF 1800 07FF 0000 Bank 1FFF Chương / Bộ nhớ bán dẫn Bank 07FF 07FF 0000 10 0001 0000 18 0001 1000 Tổ chức cấu trúc máy tính Bank 07FF Tờ 15 Giải mã địa nhớ Địa A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0000 0 0 0 0 0 0 0 0 0001 0 0 0 0 0 0 0 07FF 0 0 1 1 1 1 1 0800 0 0 0 0 0 0 0 0801 0 0 0 0 0 0 0 0FFF 0 0 1 1 1 1 1 1 1000 0 0 0 0 0 0 0 1001 0 0 0 0 0 0 17FF 0 1 1 1 1 1 1 1800 0 1 0 0 0 0 0 1801 0 1 0 0 0 0 0 0 1 1 1 1 1 1 1FFF Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ 16 Mạch chi tiết U5 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 RD WR 23 22 19 18 20 21 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 U2A A11 A12 MREQ A B G Y0 Y1 Y2 Y3 RD WR 23 22 19 18 20 21 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE U6 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 U3 10 11 13 14 15 16 17 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 RD WR 23 22 19 18 20 21 HM6116/SO D0 D1 D2 D3 D4 D5 D6 D7 10 11 13 14 15 16 17 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 CS OE WE A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 RD WR HM6116/SO 23 22 19 18 20 21 10 11 13 14 15 16 17 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE U4 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 HM6116/SO D0 D1 D2 D3 D4 D5 D6 D7 10 11 13 14 15 16 17 D0 D1 D2 D3 D4 D5 D6 D7 CS OE WE HM6116/SO 74LS139 Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ 17 Bài tập 1) Tính địa CS1, CS2, CS3, CS4 U7A A13 A15 MREQ A B G 74LS13 U8A Y0 Y1 Y2 Y3 CS1 CS2 A11 A12 A B G Y0 Y1 Y2 Y3 CS5 U9A CS3 CS4 74LS13 74LS08 U10A 74LS08 2) Vẽ mạch giải mã địa cho nhớ cho trường hợp sau : a 14KB = x 4KB + x 2KB + x 1KB b 32KB= x 8KB + x 4KB 3) Thiết kế mạch giải mã địa nhớ cho hệ thống Z80-CPU : 1ROM 4K, 1RAM 4K 2RAM 2K Yêu cầu địa RAM liên tục từ 1800H trở Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ 18 Bài tập (tt.) 4) Hãy xác định địa làm cho tín hiệu CS1, CS2 , CS3 mạch giải mã địa sau tác động U1 A10 A11 A12 A Y0 B Y1 C Y2 Y3 A15 A14 MREQ Y4 G1 Y5 G2A Y6 G2B Y7 15 U2A 14 A8 13 A9 12 11 10 CS1 A Y0 B Y1 Y2 G Y3 U3A 13 74LS139 12 CS3 74LS11 74LS138 U2B A7 A8 14 13 15 A Y0 B Y1 Y2 G Y3 12 11 10 CS2 74LS139 Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ 19 Bài tập (tt2.) Một hệ thống máy tính dùng CPU có tuyến địa 16 đường A15 – A0 có đồ sử dụng nhớ sau : a) Hãy xác định tầm địa sử dụng chip nhớ hệ thống b) Thiết kế mạch giải mã địa nhớ đầy đủ cho CPU Tín hiệu chọn nhớ có tên MREQ 0000H 4K SRAM1 1K khơng có 2K EPROM1 3K khơng có 4K SRAM 2K EPROM Chương / Bộ nhớ bán dẫn Tổ chức cấu trúc máy tính Tờ 20