Nghiên cứu, mô phỏng và chế tạo vật liệu bán dẫn hữu cơ β znpc và β cupc ứng dụng trong linh kiện điện tử

MỤC LỤC DANH MỤC TỪ VIẾT TẮT iii DANH MỤC HÌNH VẼ iv DANH MỤC BẢNG BIỂU viii LỜI NÓI ĐẦU CHƢƠNG 1: TỔNG QUAN 1.1 Bán dẫn hữu dựa sở phức chất Pc với kim loại chuyển tiếp 1.1.1 Phthalocyanine phức chất kim loại-phthalocyanine 1.1.2 Phƣơng pháp tổng hợp tinh chế 1.1.3 Tính chất vật lý 1.1.4 Tính đa hình tinh thể MPc 1.2 Tƣơng tác xếp chồng điện tử π tinh thể phân tử hữu 10 1.2.1 Tƣơng tác nội phân tử tƣơng tác liên phân tử 10 1.2.2 Tƣơng tác điện tử π-π 11 1.3 Mơ hình dịng giới hạn vùng điện tích khơng gian cho bán dẫn hữu 15 1.3.1 Cơ chế vận chuyển hạt tải tiếp giáp kim loại – bán dẫn hữu 15 1.3.2 Mơ hình giới hạn vùng điện tích khơng gian cho bán dẫn hữu 17 1.4 Linh kiện cảm biến nhạy quang 23 1.5 Công cụ mô phiếm hàm mật độ DFT 24 1.6 Kết luận chƣơng 26 CHƢƠNG 2: 27 NGHIÊN CỨU, TỔNG HỢP VẬT LIỆU BÁN DẪN HỮU CƠ DỰA TRÊN PHỨC CHẤT KIM LOẠI CHUYỂN TIẾP-PHTHALOCYANINE 27 2.1 Các phƣơng pháp tính toán phiếm hàm mật độ cho toán MPc 29 2.1.1 Phƣơng pháp TD-DFT phần mềm Gaussian cho toán cấu trúc phân tử MPc 29 2.1.2 Phƣơng pháp DFT phần mềm Quantum-Espresso cho toán tinh thể βMPc 31 2.2 Các phƣơng pháp thực nghiệm chế tạo vật liệu bán dẫn hữu MPc 32 2.2.1 Quy trình tổng hợp vật liệu bán dẫn hữu MPc 32 2.2.2 Lắng đọng pha tạo đơn tinh thể β-MPc 33 2.2.3 Phƣơng pháp tính độ rộng vùng cấm quang vật liệu bán dẫn hữu β-MPc 35 2.3 Đánh giá tính chất vật liệu bán dẫn hữu -MPc 36 2.3.1 Vật liệu ZnPc 37 2.3.2 Vật liệu CuPc 41 2.4 Cấu trúc phân tử vật liệu bán dẫn hữu MPc dựa tính tốn DFT thực nghiệm 44 2.4.1 Cấu trúc phân tử phổ IR ZnPc 44 2.4.2 Cấu trúc phân tử phổ IR CuPc 51 i 2.5 Cấu trúc điện tử tinh thể β-MPc dựa tính tốn DFT 56 2.6 Phổ hấp thụ UV-VIS độ rộng vùng cấm quang vật liệu β-MPc 62 2.7 Kết luận chƣơng 65 CHƢƠNG 3: 66 NGHIÊN CỨU CHẾ TẠO LINH KIỆN BÁN DẪN TRÊN CƠ SỞ CẤU TRÚC KIM LOẠI-BÁN DẪN-KIM LOẠI SỬ DỤNG VẬT LIỆU β-MPc 66 3.1 Chế tạo linh kiện nhạy quang cấu trúc kim loại-bán dẫn hữu cơ-kim loại sử dụng vật liệu β-MPc 66 3.2 Đo lƣờng, đánh giá đặc trƣng linh kiện cấu trúc M-S-M sử dụng vật liệu βMPc 68 3.2.1 Giản đồ lƣợng cấu trúc M-S-M đặc tuyến I-V 69 3.2.2 Đặc trƣng dòng tối linh kiện cấu trúc M-S-M sử dụng vật liệu bán dẫn hữu -MPc 73 3.3 Đáp ứng quang linh kiện cấu trúc M-S-M vùng bƣớc sóng ngắn 76 3.3.1 Dịng quang điện linh kiện cấu trúc Ag-ZnPc-Ag đáp ứng với nguồn sáng có bƣớc sóng ngắn 76 3.3.2 Đặc tuyến linh kiện Ag- ZnPc-Ag với nguồn sáng bƣớc sóng ngắn 81 3.4 Đáp ứng quang linh kiện cấu trúc Ag-ZnPc-Ag vùng khả kiến 87 3.4.1 Đặc trƣng dòng quang điện linh kiện Ag- ZnPc-Ag với nguồn sáng trắng 88 3.4.2 Đặc tuyến linh kiện Ag-ZnPc-Ag đáp ứng với nguồn sáng trắng 92 3.5 Kết luận chƣơng 97 KẾT LUẬN LUẬN ÁN 98 DANH MỤC CÁC CƠNG TRÌNH ĐÃ CƠNG BỐ CỦA LUẬN ÁN 99 TÀI LIỆU THAM KHẢO 100 Phụ lục A: Tinh thể -ZnPc -CuPc 110 Phụ lục B: Định hƣớng chế tạo mạch INVERTER sử dụng vật liệu bán dẫn hữu -MPc 112 Phụ lục C: Một số kết thuật tốn mật mã dƣới dạng mơ 124 ii DANH MỤC TỪ VIẾT TẮT Ký hiệu CB DC DFT EF EG MO GTO HOMO Tiếng Anh Conduction Band DC power supply Density Functional Theory Fermi Energy Energy Bandgap Molecular Orbital Gaussian type orbital Highiest Occupied Molecular Orbital Intrinsic Polymer Conduction Infrared spectra X-Ray diffraction Lowiest Un-occupied Molecular Orbital Tiếng Việt Vùng dẫn Nguồn điện chiều Lý thuyết phiếm hàm mật độ Năng lƣợng Fermi Năng lƣợng vùng cấm Obital phân tử Obital kiểu Gauss Obital phân tử bị chiếm cao Polime dẫn Phổ hồng ngoại Nhiễu xạ tia X Obital phân tử không bị chiếm LUMO thấp Obital phân tử bị chiếm SOMO Singly occupied molecular orbital điện tử MOS Metal-Oxide-Semiconductor Cấu trúc kim loại-Oxit-Bán dẫn Transistor hiệu ứng trƣờng cấu MOSFET Metal-Oxide-Semiconductor FET trúc Kim loại – Oxide-Bán dẫn NMOS N-channel MOS transistor Transistor MOS kênh N OFET Organic Field Effect Transistor Transistor hiệu ứng trƣờng hữu Organic Thin-film Field Effect Transistor hiệu ứng trƣờng màng OTFT Transistor mỏng hữu OLED Organic Light Emitting Diode Điôt phát quang hữu IPES Inverse photoemission spectroscopy Phổ phát xạ photon đảo OSC Organic solar cells Pin mặt trời hữu PANi Polyaniline Poli-ani-lin PCB Printed Circuit Boards Bảng mạch in PMOS P-channel MOS transistor Transistor MOS kênh P RF Radio Frequency Tần số vô tuyến SEM Scanning Electron Microscopy Hiển vi điện tử quét TEM Transmission Electron Microscopy Hiển vi điện tử truyền qua UV-VIS Ultraviolet–visible spectroscopy Phổ tử ngoại-khả kiến VB Valance Band Vùng hóa trị VDS Drain-Source Voltage Điện nguồn-máng VGS Gate-Source Voltage Điện cổng-nguồn PWP Plane wave pseudopotential Giả sóng phẳng IPC IR XRD iii DANH MỤC HÌNH VẼ Hình 1.1 Tốc độ tăng mức độ tích hợp transistor theo định luật Moore (Nguồn www.sciencedirect.com) [1] Hình 1.2 Cấu trúc hóa học phối tử phthalocyanine phức chất với kim loại [18] Hình 1.3 Sự xếp phân tử cấu trúc tinh thể dạng thù hình α β [25] Hình 1.4 So sánh lƣợng tƣơng tác phân tử liên phân tử [28] 10 Hình 1.5 Sự tăng nhanh số lƣợng cơng trình khoa học liên quan đến tƣơng tác điện tử π-π thập kỷ gần [29] 11 Hình 1.6 Cấu trúc phân tử benzene trạng thái điện tử π bất định xứ [33] 12 Hình 1.7 Các dạng hình học đặc trƣng tƣơng tác điện tử π-π: tƣơng tác xếp chồng, tƣơng tác hình chữ T, tƣơng tác song song lệch tƣơng tác song song tồn phần 13 Hình 1.8 Các mơ hình xếp phân tử tiêu biểu tinh thể bán dẫn hữu dựa tƣơng tác liên phân tử xếp chồng điện tử π-π [35] 14 Hình 1.9 Giản đồ lƣợng mơ tả: Cơng kim loại lớp tiếp giáp kim loại-bán dẫn 16 Hình 1.10 Sự hình thành vùng điện tích khơng gian tiếp xúc p-n (a) ống tia âm cực (b) 17 Hình 1.11 Đồ thị logI-logV với đặc trƣng dịng điện SCLC khơng bẫy lƣợng tử [41] 19 Hình 1.12 Đồ thị logI-logV với đặc trƣng dịng điện SCLC có mặt bẫy lƣợng tử [44] 20 Hình 1.13 Bẫy lƣợng tử nông bẫy lƣợng tử sâu xuất bán dẫn hữu [47].22 Hình 2.1 Cấu trúc hóa học CuPc ZnPc 30 Hình 2.2 Phản ứng tổng hợp phức chất MPc 32 Hình 2.3 Tổng hợp phức chất CuPc (a) Cu(CH3COO)2 nitrobenzene, (b) hỗn hợp phản ứng máy gia nhiệt-khuấy từ, chất lỏng ổn định nhiệt độ bên bình phản ứng, (c) CuPc kết tủa sau làm nguội, (d) CuPc dạng bột 33 Hình 2.4 Mơ tả hệ lắng đọng pha tạo tinh thể β-MPc (A) giản đồ mô tả gradient nhiệt độ vùng hệ (B) 34 Hình 2.5 Ảnh SEM tinh thể ZnPc (a) tinh thể kích thƣớc micromet dạng hình kim, (b) (c) ảnh phóng đại tinh thể, (d) hiển thị ảnh 3D tinh thể hình c 37 Hình 2.6 Cấu trúc phân tử ZnPc từ nhiễu xạ tia X đơn tinh thể 38 Hình 2.7 Cấu trúc hóa học ZnPc, Pc gốc isoindole 39 Hình 2.8 Cấu trúc tinh thể β-ZnPc (a) sở; (b) quan sát theo trục b; (c) quan sát theo trục a; (d) quan sát theo trục c 39 Hình 2.9 (a) Cấu trúc dạng “xƣơng cá” tinh thể ZnPc chiều dài tinh thể theo hƣớng [010] 40 Hình 2.10 Ảnh SEM tinh thể CuPc độ phóng đại khác 41 Hình 2.11 Cấu trúc phân tử từ nhiễu xạ tia X đơn tinh thể (a) cấu trúc hóa học (b) 42 Hình 2.12 Cấu trúc tinh thể β-CuPc (a) ô sở; (b) quan sát theo trục b; (c) quan sát theo trục a; (d) quan sát theo trục c 43 Hình 2.13 Cấu trúc herringbone β-CuPc (d) chiều dài tinh thể theo hƣớng [010].43 Hình 2.14 (a) ZnPc thực nghiệm, (b) ZnPc tối ƣu TD-DFT, (c) phân bố điện tích iv Mulliken trạng thái 45 Hình 2.15 Orbital phân tử biên ZnPc (a) HOMO, (b) LUMO 47 Hình 2.16 Giản đồ mức lƣợng phân bố mật độ xác suất điện tử HOMO, LUMO LUMO+1 48 Hình 2.17 (a) Phổ FTIR thực nghiệm phổ IR mô ZnPc, (b) đƣờng hồi quy tuyến tính tần số dao động IR thực nghiệm tính tốn 50 Hình 2.18 (a) CuPc thực nghiệm, (b) CuPc tối ƣu TD-DFT, (c) phân bố điện tích Mulliken trạng thái 51 Hình 2.19 Giản đồ lƣợng phân bố mật độ xác suất điện tử HOMO, LUMO LUMO+1 CuPc Trục lƣợng E (eV), bên phải α-MO bên trái β-MO 53 Hình 2.20 Phổ FTIR thực nghiệm phổ IR mô CuPc 54 Hình 2.21 Ơ sở β-ZnPc (a) β-CuPc (b) liệu XRD hiển thị QuantumEspresso; (c) Ô mạng nguyên thủy cấu trúc đơn tà (monoclinic-P) với trục b đối xứng (áp dụng vùng Brillouin phần mềm Xcrysden) 56 Hình 2.22 Cấu trúc vùng điện tử (BAND) mật độ trạng thái thành phần (PDOS) β-ZnPc 58 Hình 2.23 (a) Chi tiết PDOS nguyên tử, (b) PDOS orbital d nguyên tử Zn, (c) PDOS orbital p nguyên tử N 59 Hình 2.24 Cấu trúc vùng điện tử (BAND), mật độ trạng thái thành phần (PDOS) βCuPc 60 Hình 2.25 PDOS orbital p, d, s Cu (a), PDOS orbital d Cu (b), PDOS orbital đặc trƣng CuPc, Cấu trúc CuPc (d) Mức Fermi 2.879 eV (đƣờng đứt đoạn) 61 Hình 2.26 Phổ hấp thụ UV-VIS β-ZnPc (a) xác định độ rộng vùng cấm quang từ phổ hấp thụ (b) 63 Hình 2.27 Phổ hấp thụ UV-VIS β-CuPc (a) xác định độ rộng vùng cấm quang từ phổ hấp thụ (b) 64 Hình 3.1 (a) Sơ đồ mơ tả quy trình chế tạo, (b) mơ tả linh kiện cấu trúc M-S-M, (c) Kích thƣớc hai điện cực tiếp xúc mặt nạ in lƣới 67 Hình 3.2 Cấu trúc M-S-M với hai điện cực tiếp xúc bên độ rộng kênh dẫn mm, kết nối đầu đo SMU hệ Keithley 69 Hình 3.3 Giản đồ lƣợng linh kiện cấu trúc M-S-M: (a) Ag-ZnPc-Ag, (b) AgCuPc-Ag 70 Hình 3.4 (a) Mô tả sơ đồ mạch linh kiện cấu trúc M-S-M, (b) Giản đồ lƣợng vùng tiếp xúc cấu trúc M-S-M (b) mô tả thay đổi theo điện áp (c) (d) 71 Hình 3.5 Đặc tuyến I-V linh kiện Ag-ZnPc-Ag (a) Ag-CuPc-Ag (b) điều kiện không chiếu sáng (bên trái), đặc tuyến I-V biểu diễn dạng semi-log (bên phải) 72 Hình 3.6 Đặc tuyến I-V VDS > linh kiện Ag-ZnPc-Ag (bên trái) đƣờng LogI-logV tƣơng ứng (bên phải) 73 Hình 3.7 Đặc tuyến I-V VDS > linh kiện Ag-CuPc-Ag (bên trái) đƣờng logI-logV (bên phải) 75 Hình 3.8 Đặc trƣng hoạt động quang điện linh kiện cấu trúc M-S-M dƣới chiếu v xạ UV: Đặc tuyến I-V (hình bên trái) đặc tuyến dạng semi-log (hình bên phải) 77 Hình 3.9 Giản đồ lƣợng mơ tả khác dịng tối (a) (b) tƣơng ứng với điều kiện chiếu UV (c) (d) 77 Hình 3.10 Mật độ dòng quang điện (a) hệ số đáp ứng (b) phụ thuộc vào VDS 79 Hình 3.11 Sự thay đổi mật độ dòng cảm biến ZnPc theo trạng thái bật-tắt (onoff) nguồn UV VDS = V 82 Hình 3.12 Ảnh hƣởng điện áp (VDS >0) đến đặc trƣng tín hiệu cảm biến: (a) Đặc trƣng J-t VDS từ V đến 15 V, (b) đặc trƣng J-t VDS từ V đến V, (c) thay đổi Jon/off theo VDS 83 Hình 3.13 Ảnh hƣởng điện áp (VDS < 0) đến đặc trƣng tín hiệu cảm biến 84 Hình 3.14 Thời gian hồi đáp linh kiện Ag-ZnPc-Ag với nguồn UV-265 nm số giá trị điện áp, (a) thời gian hồi đáp tăng (b) thời gian hồi đáp giảm 86 Hình 3.15 Sơ đồ mơ tả hệ đo cảm biến: (1) linh kiện Ag-ZnPc-Ag, (2) hệ phân tích thơng số bán dẫn Keithley, (3) nguồn ánh sáng trắng cƣờng độ sáng/chế độ bật-tắt quang, (4) đo cƣờng độ sáng (5) buồng tối 87 Hình 3.16 Đặc tuyến I-V linh kiện cấu trúc Ag-ZnPc-Ag đáp ứng với ánh sáng trắng với cƣờng độ sáng khác (a) đồ thị dạng semi-log (b) 88 Hình 3.17 Đặc tuyến I-V linh kiện cấu trúc Ag-ZnPc-Ag VDS > đáp ứng với thay đổi cƣờng độ ánh sáng (a), phụ thuộc tuyến tính cƣờng độ dịng quang điện vào cƣờng độ ánh sáng VDS khác (b) 89 Hình 3.18 Hệ số đáp ứng linh kiện Ag-ZnPc-Ag với thay đổi cƣờng độ ánh sáng trắng điện áp khác (a) hiệu suất lƣợng tử ngoại điện áp V (b) 91 Hình 3.19 Sự thay đổi mật độ dòng linh kiện Ag-ZnPc-Ag theo trạng thái bậttắt (on-off) nguồn sáng trắng VDS = V (a) tỉ số mật độ dòng bật-tắt với cƣờng độ ánh sáng chiếu tới khác (b) 92 Hình 3.20 Thời gian phản hồi linh kiện Ag-ZnPc-Ag với nguồn sáng trắng điện áp V: (a) xác định thời gian phản hồi tăng (tr), (b) xác định thời gian phản hồi giảm (td), (c) biến thiên tr theo cƣờng độ sáng (d) biến thiên td theo cƣờng độ sáng 95 Hình A.1 Tính khoảng cách tƣơng tác liên phân tử d β-ZnPc 111 Hình A.2 Tính khoảng cách tƣơng tác liên phân tử d β-CuPc 111 Hình B.1 Thiết kế mạch logic INV từ CMOS 114 Hình B.2 Kết layout cho mạch logic INV 115 Hình B.3 Bộ bốn mặt nạ cho trình chế tạo INV 116 Hình B.4 Kết mơ tính chất điện INV sử dụng P3HT 118 Hình B.5 Ngun lý kết mơ INV sử dụng tranzitor có sẵn 118 Hình B.6 Phƣơng thức đo đặc trƣng INV hoạt động VDD = 5V 119 Hình B.7 Đặc trƣng hoạt động INV theo giá trị VDD khác 120 Hình B.8 Một số hình ảnh trình tổng hợp F16CuPc 121 Hình B.9 Quy trình chế tạo phần tử INV 121 Hình B.10 Mặt nạ quang chế tạo phần tử INV 122 Hình C.1 Kiến trúc mơ đun bảo mật AES 124 Hình C.2 Mạch RTL Schematic mơ đun AES 128 vi Hình C.3 Kết mơ chạy mạch AES Isim 128 Hình C.4 Mạch RTL kP (233-bit) FPGA 129 Hình C.5 Kết chạy mơ thuật tốn kP (233bit) 129 Hình C.6: Kiến trúc phần cứng nhân điểm kP (233-bit) ECC 130 Hình C.7: a) Quá trình place cell mạch core kP (233-bit); b) Thiết kế layout mạch core kP (233-bit) 133 vii DANH MỤC BẢNG BIỂU Bảng 1.1 Mật độ chất rắn số phức chất MPc Bảng 2.1 Nhiệt độ chuyển pha CuPc ZnPc 36 Bảng 2.2 So sánh thông số cấu trúc phân tử ZnPc tính tốn kết cho thực nghiệm đƣợc thu từ cấu trúc tinh thể 45 Bảng 2.3 Phân bố điện tích Mulliken ZnPc 47 Bảng 2.4 Giá trị lƣợng từ tính tốn TD-DFT/B3LYP/6-31G ZnPc trạng thái so sánh với số công bố khác 49 Bảng 2.5 Tần số dao động IR quy kết tín hiệu ZnPc đƣợc so sánh thực nghiệm với mô dải 650-1750 cm-1 50 Bảng 2.6 So sánh cấu trúc phân tử mô thực nghiệm CuPc 52 Bảng 2.7 Phân bố điện tích Mulliken phân tử CuPc 52 Bảng 2.8 Tín hiệu phổ FTIR thực nghiệm phổ IR mô CuPc 55 Bảng 2.9 Véc-tơ mạng đảo tọa độ cho tính tốn cấu trúc vùng điện tử 57 Bảng 2.10 Thông số từ phổ hấp thụ UV-VIS độ rộng vùng cấm quang 64 Bảng 3.1 Hệ số phản hồi hiệu suất lƣợng tử ngoại linh kiện cấu trúc M-S-M sử dụng bán dẫn ZnPc CuPc 80 Bảng 3.2 Tỉ số Jon/off điện áp khác linh kiện Ag-ZnPc-Ag với nguồn UV 84 Bảng 3.3 Thông số linh kiện cấu trúc M-S-M với nguồn sáng có bƣớc sóng ngắn, ứng dụng vật liệu bán dẫn cấu trúc chiều vô hữu 86 Bảng 3.4 Thông số đƣờng hồi quy tuyến tính, phụ thuộc dịng quang điện cƣờng độ ánh sáng trắng 90 Bảng 3.5 Đặc trƣng linh kiện cấu trúc Ag-ZnPc-Ag đáp ứng theo chế độ bật-tắt ánh sáng trắng 93 Bảng 3.6 Một số thông số linh kiện cấu trúc M-S-M sử dụng bán dẫn hữu cơ/vô đáp ứng với nguồn sáng trắng/khả kiến 96 Bảng A.1 Thông tin chi tiết tinh thể ZnPc (Nhiễu xịa tia X đơn tinh thể) 110 Bảng A.2 Kết tính khoảng cách liên phân tử 112 Bảng A.3 Thông tin chi tiết tinh thể CuPc (Nhiễu xạ tia X đơn tinh thể) 112 Bảng B.1 Một số kết nghiên cứu chế tạo mạch INV sở điện tử hữu 113 Bảng B.2 Chi tiết tham số mơ tính chất điện INV 117 Bảng B.3 Tín hiệu ngõ tƣơng ứng với tín hiệu ngõ vào 119 Bảng B.4 Một số thống số hoạt động INV VDD từ 2V đến 5V 120 Bảng C.1 Chi phí kP, đƣờng cong NIST F2 , p192  2192  64  Giả định bình phƣơng F2 có chi phí S=.85M [131] 127 192 192 Bảng C.2: Tổng thể tài ngun thuật tốn AES chíp FPGA 128 Bảng C.3: Tổng thể tài ngun thuật tốn kP (233-bit) chíp FPGA 129 Bảng C.4: Năng lƣợng tiêu thụ kP (233-bit) sử dụng phƣơng thức Binary NAF 131 Bảng C.5: Tổng số cell lõi kP (233-bit) (sử dụng thƣ viện FreePDK45) 132 viii LỜI NÓI ĐẦU Trong cơng nghệ sản xuất chíp bán dẫn, theo định luật Moore cho thấy: “Số lƣợng transistor đơn vị diện tích tăng gấp hai lần sau 18 tháng” Định luật Moore dự đốn xác với thực tế phát triển cơng nghệ sản xuất bóng bán dẫn gần nửa kỷ [1], nhiên định luật dần bị phá vỡ Bởi vì, mật độ tổ hợp số lƣợng transistor đơn vị diện tích tăng lên lớn kích thƣớc đặc trƣng transistor giảm xuống đạt đến ngƣỡng bão hịa Hiện nay, thị trƣờng có cơng ty hàng đầu chế tạo thành cơng chíp bán dẫn với tiến trình 2nm Nghĩa là, tiến trình sản xuất chíp bán dẫn tiến tới ngƣỡng giới hạn kích thƣớc vật lý (điển hình nhƣ nhà máy TSMC) [2] Chính thế, xu phát triển cần có cơng nghệ sản xuất chíp bán dẫn dựa vật liệu bán dẫn với đặc tính tƣơng tự silicon hƣớng tới ứng dụng chế tạo vi mạch điện tử Những nghiên cứu vật liệu đƣợc quan tâm rộng rãi Vật liệu bán dẫn hữu xuất tính tới đƣợc khoảng 30 năm Nhƣng quan tâm phát triển ứng dụng vật liệu vi mạch linh kiện điện tử thực khoảng 10 năm trở lại Hầu hết nghiên cứu tập trung vào phát triển vật liệu bán dẫn hữu chế tạo linh kiện bán dẫn bản, điển hình nhƣ tranzitor hữu cơ,…[3] Nhờ vào thành tựu ngành khoa học tổng hợp hữu cơ, cấu trúc phân tử hữu đƣợc tạo tăng nhanh số lƣợng [4], [5], [6] Kết hợp với tính tốn lý thuyết hóa học-vật lý, đặc tính vật liệu đƣợc mô cho phép chế tạo vật liệu đáp ứng đƣợc yêu cầu ứng dụng linh kiện điện tử Rất nhiều nghiên cứu vật liệu bán dẫn hữu nhƣng chủ yếu tập trung vào phân tích cấu trúc tính chất điện vật liệu [7] Trong vật liệu bán dẫn hữu cơ, họ phức chất kim loại chuyển tiếp –phthalocyanine (MPc) điển hình nhƣ CuPc, ZnPc, NiPc, FePc, PtPc đƣợc quan tâm tập trung nghiên cứu nhiều [6] Bởi vì, họ phức chất MPc có đặc tính tốt nhƣ là: có cấu trúc tinh thể đơn pha; bền hóa học; bền vững nhiệt độ cao; khơng tan hầu hết dung mơi; bị biến tính độ ẩm, ánh sáng chất oxi hóa khơng khí; độ linh động hạt tải lớn; tính chất điện quang ổn định; quy trình tổng hợp đơn giản [8] Nếu chế tạo đƣợc vật liệu họ phức chất MPc nhƣ vậy, sử dụng đƣợc làm kênh dẫn linh kiện điện tử hƣớng tới thay cho vật liệu truyền thống Do đó, MPc vật liệu thu hút quan tâm với số lƣợng lớn ứng dụng pin mặt trời [9], đi-ốt phát quang [10], cảm biến [11] Các phƣơng pháp tính tốn lý thuyết phiếm hàm mật độ DFT (điển hình TD-DFT) đƣợc áp dụng hiệu cho tính tốn cấu trúc phân tử phức chất MPc về: tính chất điện, đặc trƣng quang học, mơ hình truyền dẫn hạt tải vật liệu,… [12] Phiếm hàm mật độ DFT phần mềm Quantum-Epresso (sử dụng giả sóng phẳng) đƣợc xây dựng cho toán cấu trúc điện tử tinh thể MPc [13] dự đoán chất tƣơng tác MPc với vật liệu kim loại, phân tử khí hay bán dẫn khác [14], [15] Hai vật liệu ZnPc CuPc họ phức chất kim loại chuyển tiếp –phthalocyanine (MPc) thể đƣợc đặc trƣng hóa học vật lý nhƣ Thơng qua số nghiên cứu gần cho thấy có nghiên cứu hƣớng ý đến linh kiện điện tử sử dụng vật liệu bán dẫn tinh thể đơn pha (hay đơn tinh thể) ZnPc CuPc [13], [16] Chính lý nhƣ vậy, tác giả lựa chọn hai vật liệu ZnPc CuPc làm hƣớng nghiên cứu cho tác giả với tên luận án: “Nghiên cứu, mô chế tạo vật liệu bán dẫn hữu β- ZnPc β- CuPc ứng dụng linh kiện điện tử” Với định hƣớng nghiên cứu nhƣ vậy, xuất phát từ tính tốn mơ phiến hàm mật độ đến tổng hợp vật liệu chế tạo linh kiện có cấu trúc Tập thể nghiên cứu sinh thầy hƣớng dẫn đặt mục tiêu cụ thể luận án:  Nghiên cứu, tính tốn mơ DFT chế tạo vật liệu bán dẫn phức chất kim loại chuyển tiếp với phối tử phthalocyanine (MPc) với cấu trúc tinh thể đơn pha, cụ thể tinh thể β-ZnPc β-CuPc  Nghiên cứu, chế tạo linh kiện bán dẫn sở cấu trúc kim loại-bán dẫn-kim loại (M-S-M) với kênh dẫn S vật liệu bán dẫn hữu -MPc Để đạt đƣợc mục tiêu đề ra, tác giả triển khai nội dung luận án theo cách tiếp cận tƣơng đối đầy đủ dựa phƣơng pháp lý thuyết kết hợp chặt chẽ với phân tích thực nghiệm Xuất phát từ tổng hợp hữu áp dụng phƣơng pháp vật lý để tạo đơn tinh thể, β-ZnPc β-CuPc đƣợc chế tạo nghiên cứu cấu trúc Trên sở liệu tinh thể thu đƣợc, phƣơng pháp tính tốn lý thuyết phân tích thực nghiệm đƣợc áp dụng để giải toán cấu trúc điện tử với hai cách tiếp cận: (1) cho phân tử cô lập (2) cho tinh thể đơn pha Điểm khác biệt so với nghiên cứu trƣớc sử dụng quy trình tổng hợp đơn giản giai đoạn tạo vật liệu β-ZnPc β-CuPc dạng vơ định hình Sau đó, sử dụng kỹ thuật đơn giản để kết tinh vật liệu có cấu trúc tinh thể đơn tà bền mặt cấu trúc phân tử theo pha β Cuối cùng, tác giả đánh giá tính chất quang vật liệu β-ZnPc β-CuPc thu đƣợc từ thực nghiệm thông qua chế tạo linh kiện với cấu trúc M-S-M có kênh dẫn hai vật liệu đƣợc chế tạo dải bƣớc sóng ánh sáng rộng từ UV đến khả kiến Do đó, phức chất MPc vật liệu thu hút nhiều quan tâm, đặc biệt ứng dụng pin mặt trời, đi- ôt phát quang cảm biến Chính vậy, luận án có ý nghĩa khoa học thực tiễn đặt vấn đề tổng hợp vật liệu bán dẫn hữu sở Phthalocyanine- kim loại dạng đơn tinh thể, kích thƣớc lớn Nghiên cứu tính chất vật lý, hóa học để từ đề xuất chế tạo linh kiện điện tử bán dẫn đơn giản sở cấu trúc kim loại- bán dẫn- kim loại đề xuất quy trình chế tạo loại linh kiện chuyển mạch khác Những đóng góp mặt khoa học luận án gồm:  Chế tạo thành công hai vật liệu β-ZnPc β-CuPc có cấu trúc tinh thể tinh thể đơn tà pha β có kích thƣớc mi-crơ-mét phƣơng pháp hóa học kết hợp lắng đọng pha vật lý  Đã thực tính tốn mơ cho cấu trúc phân tử ZnPc CuPc theo phƣơng pháp TD-DFT/B3LYP/6-31G Kết quả, hai vật liệu ZnPc CuPc thu đƣợc từ thực nghiệm mô có cấu trúc vng phẳng, đối xứng Các liên kết phân tử mô đƣợc kiểm tra thông qua đo phổ dao động IR vật liệu ZnPc CuPc  Đã thực tính tốn mơ cho cấu trúc điện tử tinh thể β-ZnPc βCuPc thu đƣợc từ thực nghiệm Kết quả, β- ZnPc có vùng cấm thẳng chiều rộng khoảng 2,1 eV, β- CuPc có vùng cấm xiên chiều rộng 2,05 eV Độ rộng vùng cấm quang βZnPc β-CuPc đƣợc đánh giá đo phổ hấp thụ UV-VIS với tinh thể β-ZnPc β-CuPc thu đƣợc từ thực nghiệm Các kết mô tƣơng đối phù hợp với kết thực nghiệm Ở đây, PMOS NMOS đƣợc điều chỉnh với thông số khác theo hai tranzitor IRF9540n (sử dụng cho kênh dẫn loại p) IRF540 (sử dụng cho kênh dẫn loại n) Kết mơ đƣợc thể nhƣ Hình B.5b Có thể thấy, tín hiệu ngõ (Out) tƣơng ứng với tín hiệu ngõ vào có tƣơng ứng rõ ràng Bảng B.3 Tín hiệu ngõ tương ứng với tín hiệu ngõ vào VDD Vin Vout 5V 1V 5V 5V 2V 5V 5V 3V 3.5V 5V 4V 2.8V 5V 5V 2.4V Với kết mô nhƣ trên, ta suy VOH (tín hiệu ngõ mức cao) = 5V tín hiệu VOL (tín hiệu ngõ mức thấp) cỡ khoảng 2.4 V b) Đặc tuyến I-V mạch INV với tranzitor có sẵn hệ đo Keithley Trong phần này, thông số tƣơng đƣơng đƣợc áp vào mạch INV chế tạo thực tế, phép đo sử dụng Keithley 4200 Cấu hình Keithley 4200 sử dụng SMU để đo mạch INV, với SMU1 đóng vai trị Vin SMU2 đóng vai trị Vout Phƣơng thức kết nối đo lƣờng đƣợc trình bày Hình 4.6a a) Phương thức kết nối đo lường đặc tuyến I-V INV b) Đặc trưng INV hoạt động VDD = 5V mơ tả thơng số Hình B.6 Phương thức đo đặc trưng INV hoạt động VDD = 5V Đặc trƣng INV hoạt động VDD = V mơ tả thơng số Hình B.6b Hoạt động INV phụ thuộc vào điện áp nguồn VDD đƣợc Hình B.7 Ở đây, điện áp VDD đƣợc thay đổi giá trị 2, 3, 4, 5V Điện áp lối vào VIN đƣợc quét tƣơng ứng khoảng từ 0V đến VDD Có thể thấy rằng, khác VDD dẫn đến số thông số khác hoạt động INV Bảng B.4 liệt kê số thống số hoạt động INV VDD từ 2V đến 5V 119 2.1 3.0 2.0 VDD = 3V VDD = 2V 1.9 2.5 2.0 1.7 VOUT (V) VOUT (V) 1.8 1.6 1.5 1.5 1.0 1.4 0.5 1.3 0.0 0.5 1.0 1.5 2.0 0.0 0.5 1.0 1.5 VIN (V) 2.0 2.5 3.0 VIN (V) 5.5 4.0 5.0 VDD = V 3.5 4.0 VOUT (V) VOUT (V) VDD = 5V 4.5 3.0 2.5 2.0 3.5 3.0 2.5 1.5 2.0 1.0 1.5 4 VIN (V) VIN (V) Hình B.7 Đặc trưng hoạt động INV theo giá trị VDD khác Bảng B.4 Một số thống số hoạt động INV VDD từ 2V đến 5V Thông số VOH (V) VOL (V) VIL (V) VIH (V) VNMH (V) VNML (V) Δ VNMH-L (V) VDD = 2V 1.35 0.6 1.7 0.3 -0.75 1.05 3V 0.5 1.25 2.6 2.4 0.75 1.75 4V 1.5 1.75 0.25 0.75 5V 2.2 2.1 2.9 0.2 2.7 Có thể thấy phần tử chế tạo dựa công nghệ màng mỏng hữu với kênh dẫn loại n p lần lƣợt hai tranzitor có sẵn cho đặc tuyến hoạt động INV VDD từ 2V đến 5V Điện áp VDD liên quan đến mức tiêu thụ lƣợng mạch logic Trong nghiên cứu này, mức điện áp VDD thấp tiềm lớn để chế tạo mạch logic hữu tiêu thụ lƣợng thấp B.4 Định hƣớng chế tạo mạch logic INV B.4.1 Vật liệu Đối với vật liệu bán dẫn hữu sử dụng làm kênh dẫn loại p: vật liệu ZnPc CuPc, tác giả trình bày nghiên cứu chƣơng luận án Đối với vật liệu bán dẫn hữu sử dụng làm kênh dẫn loại n: Để tổng hợp F 16CuPc tác giả thực phản ứng Cu(OAc)2 với Pc F4Pc dung môi nitrobenzene nhiệt độ 2000C (với F4Pc) Tỉ lệ mol Cu(OAc)2/Pcs 1:4, thời gian phản ứng từ 5-8h Sau kết thúc phản ứng, hỗn hợp đƣợc bốc để loại bỏ nitrobenzene sau sản phẩm thơ đƣợc rửa ethanol axeton đến dung dịch nƣớc rửa không màu (để loại bỏ chất hữu ban đầu nhƣ sản phẩm phụ) thu đƣợc sản phẩm dạng bột Phức chất F16CuPc có màu xanh thẫm với phƣơng trình phản ứng (Hình B.8): 120 Hình B.8 Một số hình ảnh trình tổng hợp F16CuPc Kết với vật liệu F16CuPc cụ thể: (a) Màu sắc phản ứng sau phút khuấy 1800C; (b) Màu sắc phản ứng sau khuấy 1800C; (c) Sản phẩm F16CuPc sau tinh chế B.4.2 Dự kiến quy trình chế tạo phần tử INV 1-Tạo điện cực vàng phún xạ Lớp điện cực dƣới vàng dày 100 nm lớp lót Titan (Ti) 10 nm đƣợc chế tạo phƣơng pháp phún xạ Chiều dày lớp Au/Ti đƣợc sau chế tạo đƣợc đo phép đo QCM tích hợp hệ phún xạ có giá trị cỡ 100+10 nm 2-Lớp điện mơi Vật liệu điện mơi đƣợc khảo sát là: polymer cách điện (PMMA/PA) SiO2 Hình B.9 Quy trình chế tạo phần tử INV Lớp điện môi polymer PMMA/PA 121 Chuẩn bị dung dịch polymer - PA 2.5 %wt so với PMMA, nồng độ PMMA/PA dung dịch 60 mg/mL - Cân 15 mg PA (Polyacrylic acid) 585 mg PMMA (Poly(methyl methacrylate) - Đong 10 mL hỗn hợp dung môi: mL 2-butanone mL isopropyl alcohol - Hòa tan polymer vào hỗn hợp dung môi, khuấy từ với nhiệt 70 0C (Chú ý: bay dung môi, nên làm tủ hút) Quay phủ: - Quay phủ phiến: (3000 vòng/phút 60 giây, thực lần) - Độ dày polymer khoảng µm – 1.5 µm - Ủ nhiệt 80 °C for 60 in air Lớp điện môi SiO2 phương pháp phún xạ Lớp SiO2 có chiều dầy 100 nm đƣợc dùng để tạo lớp điện môi Lớp đƣợc chế tạo cách phún xạ ủ môi trƣờng N2 (tại 450oC 30 phút) để tạo silic dioxit cách điện Chiều dày lớp SiO2 đƣợc đo phép đo QCM tích hợp hệ phún xạ có giá trị cỡ 100 nm 3-Tạo chi tiết điện cực Điện cực transistor hữu đƣợc định nghĩa điện cực nguồn máng Trong phần tử INV, điện cực đƣợc chi tiết hóa nhƣ mặt nạ thiết kế chế tạo Chi tiết điện cực đƣợc tạo hình quy trình lần lƣợt: quang khắc, phún xạ Au lift-off Hình B.10 Mặt nạ quang chế tạo phần tử INV Kích thƣớc mạch INV phiến mm x mm Chế tạo phiến inch 4-Lắng đọng lớp bán dẫn loại p – CuPc  Nhiệt độ đế: 120 0C  Áp suất làm việc: 10-6 mBar  Thời gian: 30 phút  Ủ nhiệt: 120 0C h  Độ dày màng: 126 nm 5-Lắng đọng lớp bán dẫn loại n – F16CuPc 122  Nhiệt độ đế: 120 0C  Áp suất làm việc: 10-6 mBar  Thời gian: 40 phút  Ủ nhiệt: 120 0C h  Độ dày màng: 112 nm 6-Cắt phiến:  Các phần tử INV đƣợc cắt rời máy cắt DISCO D322 INV sau đƣợc phân tách thực đo lƣờng phân tích hệ phân tích thơng số bán dẫn Keithley 4200 123 Phụ lục C: Một số kết thuật tốn mật mã dƣới dạng mơ C.1 Thuật tốn mật mã AES Hệ mật mã khóa đối xứng AES gồm có lƣợc đồ gồm lƣợc đồ mã hóa, lƣợc đồ giải mã lƣợc đồ mở rộng khóa Kiến trúc thuật tốn AES đƣợc xây dựng sử dụng phép toán cộng nhân đƣợc thực byte trƣờng hữu hạn GF(28) Lƣợc đồ mã hóa AES: Q trình giải mã giải thuật AES đƣợc thực tƣơng tự gồm phép biến đổi, nhƣng thứ tự ngƣợc lại sử dụng tra Bảng S-box ngƣợc Mã hóa AES vịng gồm phép biến đổi mật mã theo byte: - Thay byte; - Dịch hàng mảng trạng thái (State Array); - Trộn liệu cột State Array; - Cộng khóa vịng vào State Array Đối với giải thuật mã hóa AES đƣợc thiết kế sử dụng cho thiết bị có tài nguyên thấp Trong cơng trình nghiên cứu nhóm tác giả hƣớng tới giải thuật AES (128 – bit) với kiến trúc cụ thể sau: Kiến trúc mơ đun AES chíp FPGA: Đây chuẩn mã hóa tiên tiến cấu trúc gồm bốn phần [127], [128], [129], [130], xét AES 128 bit (Hình C.1), cụ thể với phép biến đổi sau: - Phép biến đổi SubBytes(): phép thay phi tuyến, đƣợc thực độc lập byte trạng thái sử dụng bảng thay (S-Hộp) S-Hộp có tính khả nghịch đƣợc tạo hai phép biến đổi: Thứ nhất, byte Si,j đƣợc biến đổi thành nghịch đảo phép (.) trƣờng GF(28), phần tử đơn vị {00} giữ nguyên không đổi Thứ hai, byte kết đƣợc biến đổi ánh xạ affine (trƣờng GF(2)) nhƣ sau: bi'  bi  b(i 4) mod  b(i 5) mod  b( i 6) mod  b( i 7 ) mod  ci với  i  , bi bit thứ i byte b ci bit thứ i byte c với giá trị {63} - Phép biến đổi ShiftRows(): thực việc biến đổi hàng mảng trạng thái Trong đó, hàng r = khơng đƣợc dịch chuyển, tất hàng khác đƣợc dịch vòng trái theo số lƣợng byte (các offset) khác - Phép biến đổi MixColumns(): thực biến đổi theo cột, nghĩa cột đƣợc xem đa thức hạng tử, cột đƣợc xem đa thức trƣờng GF(28) đƣợc nhân theo modulo (x4+1) với đa thức cố định a(x) - Phép biến đổi AddRoundKey(State, RoundKey): đƣợc gọi phép cộng khóa, khóa vịng đƣợc cộng với trạng thái phép tốn XOR đơn giản theo bít Hình C.1 Kiến trúc mô đun bảo mật AES 124 Mô đun mật mã đối xứng AES gồm ba thành phần bản: điều khiển (controller), RAM đƣờng dẫn liệu (datapath) Bộ điều khiển giao tiếp với mô đun khác thẻ để trao đổi liệu trình tự thực thi 10 vịng AES Nó địa hóa RAM tạo tín hiệu điều khiển datapath RAM chíp FPGA lƣu trữ 128 bit trạng thái khóa vịng Nên 256 bit đƣợc tổ chức nhƣ 32 byte phù hợp với cấu trúc 8bit 32 byte cấu hình nhớ nhỏ cho AES Các trạng thái đƣợc hiệu chỉnh khóa vịng đƣợc tính tốn ghi đè nên giá trị trƣớc Vì khơng có nhớ dự phịng đƣợc biểu diễn để lƣu giá trị trung gian nên điều khiển phải đảm bảo khơng có byte trạng thái hay byte khóa ghi đè cần thiết mã hóa Datapath AES chứa tổ hợp logic để tính tốn phép biến đổi SubByte, MixColum, AddRoundKey Phép biến đổi ShiftRow đƣợc cài đặt điều khiển chíp FPGA Trong thực thi SubByte điều khiển địa hóa RAM cho toán tử ShiftRow đƣợc thực thi Phần lớn datapath S-hộp đƣợc sử dụng cho toán tử SubByte Có nhiều tùy chọn để thực thi S-hộp Tổ hợp S-hộp đƣợc thực cách bỏ qua mạch giải mã để phù hợp cho mã hóa AES Đặc trƣng S-hộp cấu trúc pipeline chèn đoạn ghi S-hộp đƣợc làm sử dụng đoạn pipeline Khi đó, S-hộp sử dụng tới cổng XOR, Lược đồ mở rộng khóa - KeyExpansion( ): Thuật tốn AES tạo từ khóa mã 128 bít (hoặc 192 256 bít) tập khởi tạo N b từ 32 bít N b từ 32 bít cho vịng gồm Nb  Nr  1 từ 32 bít Hàm KeyExpansion() chứa SubWord( ) RotWord() Hàm SubWord() phép S-hộp từ vào byte từ byte Hàm RotWord() thực phép hoán vị vòng byte từ byte (32 bít) Wi : RotWord (a0 , a1 , a2 , a3 )  (a1 , a2 , a3 , a0 ) C.2 Thuật toán nhân điểm kP (233-bit) dựa đƣờng cong Elliptic sử dụng phƣơng thức Binary NAF Đường cong Elliptic: có phƣơng trình bậc có dạng: y  axy  by  x  cx  dx  e , với a, b, c, d, e số thực [131], [132] Trên đƣờng cong E, ta xác định phép cộng đặc biệt với điểm O đƣợc gọi điểm vô cực Nếu đƣờng thẳng cắt đƣờng cong E ba điểm tổng chúng điểm vơ cực O (điểm O phần tử đơn vị phép cộng) Phép cộng điểm P+Q=R‟: Đƣờng thẳng qua điểm P, Q cắt E điểm R Tại điểm R dựng đƣờng thẳng vng góc trục hồnh căt đƣờng cong điểm R’ Điểm R‟=P+Q Phép nhân điểm 2P: Từ điểm P kẻ đƣờng thẳng tiếp xúc cắt E R Tại điểm R dựng đƣờng thẳng vuông góc trục hồnh căt đƣờng cong điểm R’ Điểm R’=2P Đường cong Elliptic trường Galois: Nhóm E trƣờng Galois Ep(a,b) nhận đƣợc cách tính x  ax  b mod p,  x  p Các số a, b số nguyên không âm nhỏ số nguyên tố p, thỏa mãn: 4a  27b mod p  Với giá trị x ta cần xác định xem có thặng dƣ bậc hai hay không? Nếu x thặng dƣ bậc hai có giá trị nhóm Elliptic Nếu x khơng thặng dƣ bậc điểm khơng nằm nhóm Ep(a,b) Trong luận án, tác giả sử dụng đƣờng cong E không kỳ dị trƣờng F2 : y  xy  x  ax  b với a, b  F2 [131], [132], [133] m m 125 Trong nghiên cứu này, thuật toán nhân điểm kP (233-bit) dựa đƣờng cong elliptic đƣợc lựa chọn để thiết kế thuật toán nhân điểm sử dụng NAF – Non-adjacent form [131], [132] Định nghĩa C 1: Một diểu diễn A non-adjacent form (NAF) số nguyên dƣơng k biểu diễn với phƣơng trình (3) sau: l 1 k   ki 2i (3) i 0 với ki  0,1, kl 1  khơng có hai chữ số ki liên tiếp khác không [131] Độ dài NAF l Định lý C.1 [131]: Cho k số nguyên dƣơng Khi đó, 1) k có biểu diễn NAF đƣợc ký hiệu NAF(k) 2) NAF(k) có chữ số (digit) khác khơng biểu diễn NAF k 3) Độ dài NAF(k) lớn độ dài biểu diễn nhị phân k 4) Nếu độ dài NAF(k) (4) /  k  1 / 5) Mật độ trung bình digit khác khơng tất NAF có độ dài xấp xỉ / Định lý C.1 tính chất NAF, điều giúp biểu diễn số nguyên dƣơng dạng NAF tốt phƣơng thức chuyển đổi NAF Phƣơng thức biểu diễn NAF(k) đƣợc tác giả sử dụng theo thuật toán C.1 Các digit NAF(k) đƣợc tạo lặp lại liên tục chia k cho 2, phần dƣ ±1 Nếu k số nguyên dƣơng lẻ phần dƣ r   1,1 đƣợc lựa chọn cho thƣơng k r chẵn – Điều đảm bảo digit NAF Thuật tốn C.1: Tính tốn NAF số ngun dương Input: A positive integer k Output: NAF(k) i  While (k  1) 2.1 If k is odd then: ki   k mod 4, k  k  ki ; 2.2 Else: ki  Return kl 1, kl  , , k1, k0  Thuật toán nhân điểm kP (233 – bit) dùng phƣơng thức chuyển đổi (modifies) nhị phân từ trái qua phải với NAF(k) thay biểu diễn nhị phân k Thời gian thực thi thuật toán xấp xỉ: m A  mD (5) A số phép cộng điểm D số điểm nhân đơi Thuật tốn C.2: Thuật toán nhân điểm kP sử dụng phương thức Binary NAF Input: A positive integer k, P  E (Fq ) Output: kP 126 Thuật toán C.2: Thuật toán nhân điểm kP sử dụng phương thức Binary NAF Use Algorithm to compute NAF (k )  i01 ki 2i Q   For i from  down to 3.1 Q  2Q 3.2 If ki  then Q  Q  P 3.3 If ki  1 then Q  Q  P Return (Q) Thuật toán C.2 cho thấy sử dụng tới phép cộng điểm nhân đơi điểm Trong đó, biểu diễn NAF k đƣợc sử dụng để tận dụng đƣợc phần tử AND, OR, XOR NOT [131], [132], [133], [134], [135], [136] Bảng C.1 Chi phí kP, đường cong NIST F2 , p192  2192  64  Giả định bình phương F2 có chi phí S=.85M [131] 192 192 Method Coordinates  Points stored EC operations A D Field operations M I Totala Unknown point (kP, on-line precomputation) Binary affine 95 191 977 286 23857 Jacobian-affine 95 191 2420 2500 Binary affine 63 191 886 254 21206 NAF Jacobian-affine 63 191 2082 2162 b Window Jacobian-affine 41 193 1840 2160 NAF Jacobian-Chudnovsky 38 192 1936 2016 Fixed base (kP, off-line precomputation) Interleave Jacobian-affine 3,3 47 95 1203 1283 c d Windowing Chudnovsky-affine & 38 37 +30 801 881 Jacobian-Chudnovsky Windowing Chudnovsky-affine & 38 38c+20d 676 756 NAF Jacobian-Chudnovsky Comb Jacobian-affine 30 37 38 675 755 Comb 2- Jacobian-affine 29 44 23 638 718 table a Tổng chi phí phép nhân trƣờng số với giả định nghịch đảo I = 80M;  - Window of width b Phép nghịch đảo đồng thời đƣợc sử dụng tính tốn lại c C + A → C d J +C → J Phép toán đƣờng cong elliptic (A – cộng điểm; D – nhân đơi điểm); Phép tốn trƣờng số (M – Phép nhân; I – Nghịch đảo) Theo [131], với đƣờng cong Elliptic trƣờng hữu hạn F2192 cho thấy Phép nhân điểm kP (192 – bit) đƣờng cong elliptic sử dụng phƣơng thức Binary NAF có points stored, 63 phép cộng điểm 191 phép nhân đơi điểm phép tốn đƣờng cong elliptic (đối với affine jacobian-affine), 21206 số phép nhân trƣờng số (affine) 2162 số phép nhân trƣờng số (jacobian-affine) (Bảng C.1) Với phép nhân điểm kP sử dụng phƣơng thức khác (nhƣ Binary, Window NAF, Interleave, Windowing, Windowing NAF, Com, Comb 2-table) thuật tốn hoạt động phải sử dụng tất điểm (Bảng C.1) Trong chế độ hoạt động chuẩn, phép 127 tốn đƣờng cong elliptic (cộng điểm nhân đơi điểm) phép toán trƣờng hữu hạn (phép nhân, nghịch ảnh bình phƣơng) phép nhân điểm kP sử dụng phƣơng thức Binary NAF tiêu tốn tài nguyên hẳn so với phép nhân điểm kP sử dụng phƣơng thức khác Do ƣu điểm hiệu thuật toán, nên định lựa chọn thiết kế, mô layout mức Front – End cho kP C.3 Đánh giá hiệu thực thi thuật tốn mật mã chíp FPGA C.3.1 Mơ đun thuật tốn mật mã đối xứng AES chíp FPGA Phƣơng án thiết kế thuật toán mật mã (AES 128 bit nhân điểm kP 233 bit) công cụ Xilinx Việc mơ chạy thuật tốn mật mã sử dụng mô Isim công cụ Xilinx Mục tiêu việc thiết kế làm tăng độ an toàn truyền thông mạng không dây RFID Kết thuật tốn mã hóa liệu AES 128 bit tối ƣu đƣợc sử dụng tài nguyên chíp FPGA nhƣ đƣợc Bảng C.2 Chạy mô thuật tốn mã hóa AES 128 bit chíp FPGA (Spartan6 XC6SLX150T) với tốc độ 565000 ps cho mã hóa giải mã cải thiện hiệu suất, tốc độ thuật tốn nhiều so với máy tính phần mềm (Hình C.2, C.3) Hình C.2 Mạch RTL Schematic mơ đun AES Hình C.3 Kết mơ chạy mạch AES Isim Nhƣ vậy, thiết kế thuật tốn AES đƣợc tích hợp chíp FPGA giúp cải thiện đƣợc tốc độ thực mã hóa giải mã truyền thơng mạng khơng dây RFID nhiều Nó giúp bảo vệ thơng tin ngƣời dùng hệ thống nhiều, làm tăng đƣợc độ an toàn Bảng C.2: Tổng thể tài nguyên thuật tốn AES chíp FPGA Device Utilization Summary (estimated values) Logic Utilization Used Available Number of Slice Registers 2808 184304 Number of Slice LUTs 4138 92152 Number of fully used LUT-FF pairs 2170 4776 Number of bonded IOBs 258 540 Number of Block RAM/FIFO 268 Number of BUFG/BUFGCTRLs 16 Utilization 1% 4% 45% 47% 2% 25% Đối với thuật tốn AES tốc độ thuật tốn cải thiện nhiều tốc độ Tốc độ AES chạy Spartan6 XC6SLX150T 565000 ps cho mã hóa giải mã Tối ƣu đƣợc sử dụng tài nguyên chíp FPGA nhƣ đƣợc Bảng C.2 C.3.2 Mô đun nhân điểm kP (233 – bit) dựa đƣờng cong Elliptic sử dụng phƣơng thức Binary NAF cho chíp FPGA 128 Kết thiết kế mạch thuật toán nhân điểm kP (233 bit) đƣờng cong elliptic chíp FPGA chiếm tài nguyên chíp (xem Bảng C.3) kết tốt khơng chiếm hết tài ngun chíp Spartan6 XC6SLX150T Chạy mơ thuật tốn nhân điểm kP (233 bit) chíp FPGA với tốc độ 467661900000 ps cải thiện hiệu suất, tốc độ thuật toán nhiều so với máy tính thực thi phần mềm (Hình C.4 C.5) Hình C.4 Mạch RTL kP (233-bit) FPGA Hình C.5 Kết chạy mơ thuật toán kP (233bit) Thuật toán kP (233bit), việc thiết kế chíp FPGA giúp tăng tốc độ xử lý tính tốn Đây sở để giúp thiết kế đƣợc hệ mật, giao thức ứng dụng truyền thông bảo mật mạng không dây RFID sử dụng nhân điểm kP 233bit Bảng C.3: Tổng thể tài nguyên thuật toán kP (233-bit) chíp FPGA Logic Utilization Number of Slice Registers Number of Slice LUTs Number of fully used LUT-FF pairs Number of bonded IOBs Number of BUFG/BUFGCTRLs Used 3781 3647 2643 474 Available 184304 92152 4785 540 16 Utilization 2% 3% 55% 87% 6% Đối với thuật toán kP tốc độ thuật tốn cải thiện nhiều tốc độ Tốc độ thuật toán kP (233 – bit) chạy Spartan6 XC6SLX150T 467661900000 ps  4.7 second để tính tốn cho kP Tối ƣu đƣợc sử dụng tài nguyên chíp FPGA nhƣ đƣợc Bảng C.3 C.4 Thiết kế mức Front-End nhân điểm kP (233-bit) dựa đƣờng cong Elliptic sử dụng phƣơng thức Binary NAF C.4.1 Kiến trúc kP (233 – bit) đƣờng cong elliptic sử dụng phƣơng thức Binary NAF  Kiến trúc nhân điểm kP (233 – bit) ECC: Nhân điểm đƣợc tính tốn theo cơng thức Q = kP (233-bit), với k số nguyên đƣợc biểu dạng nhị phân theo thuật toán S.1 tính tốn Q = kP theo thuật tốn C.2 P( x1 , y1 ), Q( x2 , y )  E ( F2 ) Nó đƣợc tính cơng k lần điểm P theo phƣơng trình (6): m Q( x , y )  P( x1 , y1 )   P( x1 , y1 )   (6) k times 129 Mức an tồn ECC phụ thuộc vào độ khó tốn logarit rời rạc (Discrete Logarithm Problem – DLP) Đó thực tìm số nguyên k biết điểm P Q Nếu số nguyên k số ngẫu nhiên thực hệ mật ECC đƣợc thiết kế dựa nhân điểm kP có độ mật hồn thiện Hình C.5 đƣa mơ hình lớp thiết kế cho lõi nhân điểm kP (233 – bit) phần cứng Cụ thể, phần cứng bao gồm cứng sở số học trƣờng hữu hạn F2 (với m = 233) phần cứng thực tính tốn cho phép toán đƣờng cong elliptic (cộng điểm, nhân đôi điểm nhân điểm kP) Đây tiêu điểm mà tác giả cộng tập trung nghiên cứu Chi tiết cho hệ mật ECC đƣợc thiết kế [1.14]: m  Lớp 1: Các phép toán số học trƣờng hữu hạn, lớp đƣợc thiết kế bao gồm phép tốn cộng, bình phƣơng phần tử nghịch đảo trƣờng hữu hạn  Lớp 2: Các phép toán đƣờng cong elliptic, lớp đƣợc thiết kế bao gồm phép cộng điểm nhân đôi điểm  Lớp 3: Thuật toán nhân điểm kP (233 – bit) sử dụng phƣơng thức Binary NAF Hầu hết ứng dụng thuật toán nhân điểm kP mật mã nhƣ giao thức bảo mật, lƣợc đồ mã hóa/ giải mã, PKI Token,… Các ứng dụng đƣợc thiết kế lớp ứng dụng dựa lõi phần cứng ECC Ở đây, tác giả tập trung vào từ lớp đến lớp phần cứng thiết kế, chi tiết thiết kế đƣợc thể Hình C.6 Kiến trúc nhân điểm kP (233 – bit) bao gồm khối điều khiển (Control unit) Khối điều khiển khối K233_ADDITION (gồm cộng điểm (Add Point) nhân đôi điểm (Doubs Point)) khối số học trƣờng hữu hạn (Finite field arithmetic F2 : gồm phép toán sở) để thực tính tốn đƣờng cong elliptic 233 Hình C.6: Kiến trúc phần cứng nhân điểm kP (233-bit) ECC  Phân tích kiến trúc phần cứng nhân điểm kP (233 – bit) ECC Số nguyên k – đầu vào (input): sử dụng phƣơng thức Non-Adjacent Form (NAF) theo thuật toán C.1, thuật toán giúp chuyển đổi số nguyên k thành số nhị phân – Đây đầu vào cho khối điều khiển (Control unit) Sau theo thuật tốn C.2, chi phí nhân điểm kP (233 – bit) phụ thuộc vào độ dài k số 1 biểu diễn nhị phân k Nếu bit thực hiên cộng điểm Q  Q  P (point addition) Nếu bit -1 thực Q  Q  P (cộng điểm Q với điểm - P) Nếu bit thực nhân đơi điểm Khi đó, giảm số bít 1 biểu diễn nhị phân k 130 theo phƣơng thức Binary NAF số phép tốn cộng điểm nhân đơi điểm giảm theo Điều nghĩa tốc độ thực thi nhân điểm kP (233 – bit) đƣợc cải thiện nhiều Khối số học trường hữu hạn (Finite Field Arithmetic F2 unit): Các phép toán đƣợc thực hàm ADD (adder), MULT (Multiplier), SQU (square) INV (inversion) số học trƣờng hữu hạn ( F2 , với m = 233) đƣợc sử dụng nhƣ vi xử lý số học hữu hạn [118] Khối K233_ADDITION (K233_ADDITION unit): Cài đặt hàm cộng điểm (Addition point) nhân đôi điểm (Doubling point) theo công thức (1) (2) Tác giả lựa chọn thuật toán để thực tƣơng ứng cho công điểm nhân đôi phƣơng thức point doubling point addition (with y  xy  x  ax  b, a  0,1 , LDaffine coordinates) có [118] K233_ADDITION tính tốn phép tốn giá trị tọa độ Q(x, y) sử dụng kiến trúc số học, phép toán trƣờng hữu hạn phép toán đƣờng cong elliptic Nguyên lý hoạt động: tín hiệu từ đầu vào (inputs (233-bit)) đƣợc truyền tới khối Control-unit Tại đƣa định chon k điểm P(x,y) để truyền tới khối K233_ADDITION khối Finite Field Arithmetic unit Số nguyên k đƣợc chuyển đổi nhị phân thuật toán binary algorithm polynomials (thuật toán đƣợc thực theo phƣơng thức Binary NAF) Sau chuyển đổi hoàn thành, k đƣợc chuyển lại khối Control unit để thực phép toán đƣờng cong elliptic (point addition or point doubling) Nếu k = thực Q = Q + P Nếu k = -1 thực Q = Q + (- P) Nếu k = thực tính tốn Q = 2Q Khi thực tính tốn đƣờng cong elliptic gọi phép toán số học trƣờng hữu hạn ( F2 ) Tại điểm kết thúc trình xử lý này, kết điểm đầu Q(x,y) kP (233 – bit) đạt đƣợc K233_ADDITION C.4.2 Thiết kế Back-end thuật toán nhân điểm kP (233 – bit) dựa đƣờng cong elliptic sử dụng phƣơng thức Binary NAF Quá trình tổng hợp mạch RTL cho thuật toán nhân điểm kP (233 – bit) sử dụng công cụ Cadence Encounter (R) RTL Compiler Kết đạt đƣợc số gate bản, lƣợng tiêu thụ thời gian hoạt động mạch sử dụng tảng phần tử thƣ viện FreePDK45nm, cụ thể: Bảng C.4 kết thiết kế mạch cho lõi (core) kP (233-bit) sử dụng 36530 cells Cụ thể thành phần first_component có 15381 logic gates, second_component có 190 logic gates third_component có 190 logic gates Nghĩa lƣợng tiêu thụ tổng cho lõi core kP (233-bit) 1406330952.610 nW = 1406.3 mW m m 233 Bảng C.4: Năng lượng tiêu thụ kP (233-bit) sử dụng phương thức Binary NAF Instance top_K233_point_ multiplication theComp first_component Divider Multiplier data_path 36530 Leakage Power(nW) 794508.199 Dynamic Total Power(nW) Power(nW) 1405536444.410 1406330952.610 33131 15381 9027 4063 3973 685629.264 368121.108 187743.034 117252.348 115285.075 1086749328.700 1087434957.960 589487177.560 589855298.668 336741964.581 336929707.615 249690097.341 249807349.689 246171293.195 246286578.270 Cells 131 Instance 190 Leakage Power(nW) 4019.790 Dynamic Power(nW) 90374.871 Total Power(nW) 94394.661 190 5282 4019.790 42549.490 90374.871 1022002.057 94394.661 1064551.547 1438 190 190 190 190 18233.600 4019.790 4019.790 4019.790 4019.790 181838.220 81119.627 81119.627 80292.408 80292.408 200071.821 85139.417 85139.417 84312.198 84312.198 Cells lambda_square_computation inst_reduc csa_tree_sub_116_24_groupi subdec_sub_117_18 second_component inst_reduc third_component inst_reduc Bảng C.5: Tổng số cell lõi kP (233-bit) (sử dụng thư viện FreePDK45) Type Sequential Inverter Buffer Logic Total Timing slack: 879ps Instances 3767 8560 9179 15024 36530 Area 38892.768 12212.594 21540.401 46375.757 119021.519 Area (%) 32.7 10.3 18.1 39.0 100.0 Bảng C.5 chi tiết mạch kP (233-bit) sử dụng logic gate freePDK45nm miền diện tích logic gate đƣợc sử dụng cho mạch, chẳng hạn: sử dụng 376 gates AND2X1 với diện dích 882,284 nm, 8325 gates INVX1 với diện tích 11720,767 nm Các kết gồm 3767 sequential với diện tích 38892,768 nm, chiếm 32.7%; 8560 inverters với diện tích 12212,594 nm, chiếm 10.3%; 9179 buffers với diện tích 21540,401 nm ,chiếm 18.1%; 15024 logical với diện tích 46375.757nm, chiếm 39.0% Nghĩa là, diện tích lõi kP (233-bit) đạt đƣợc 119021,519 µm2 = 0.119 mm2 timing slack cell 879ps Kết tính khả thi thực layout cho mạch kP (233-bit) ứng dụng thực tế C.4.3 Thiết kế front-end thuật toán kP (233-bit) dựa đƣờng cong elliptic sử dụng phƣơng thức Binary NAF Hình C.7 kết trình xử lý placement routing, metal fill, optimization verification lõi nhân điểm kP (233-bit) sử dụng phƣơng thức Binary NAF Theo Sujoy Sinha Roy cộng sự, với vi xử lý Tiny ECC (Tiny ECC Processor) đƣợc thiết kế đóng gói mức ASIC, đƣợc tối ƣu đƣợc lƣợng cài đặt ECC, nhƣng cơng bố ơng cộng đạt đƣợc với thuật toán kP trƣờng F2 [131], [133] Trong nghiên cứu này, kết lƣợng tiêu thụ lõi kP (233-bit) sử dụng phƣơng thức Binary NAF đƣợc cải thiện nhiều so với thuật toán nhân điểm kP sử dụng phƣơng thức Binary NAF [131], [133] Điều đƣợc so sánh với công bố Echeverri [131], [133], thiết kế đạt đƣợc mật độ 96.7% tổ hợp gates cao công bố Echeverri (công bố Echeverri nhóm cộng 75.76%) Mật độ cao theo giảm kích cỡ cell giúp giảm lƣợng tiêu thụ cải thiện đƣợc hiệu suất cho ứng dụng mật mã sử dụng nhân điểm kP (233-bit) 163 132 Hình C.7: a) Quá trình place cell mạch core kP (233-bit); b) Thiết kế layout mạch core kP (233-bit) Thuật toán nhân điểm kP (233-bit) dựa đƣờng cong elliptic sử dụng phƣơng thức Binary NAF đƣợc sử dụng nhƣ khối phần cứng để xây dựng cho kiến trúc ECC, kiến trúc tác giả cộng có nhiều ƣu điểm bao gồm nhƣ: (1) Tăng tốc độ hoạt động hăn thuật toán hoạt động dạng phần mềm phần sụn (2) Giảm số lƣợng tính tốn nên diện tích mạch giảm (3) Năng lƣợng tiêu thụ thấp (4) Mức bảo mật cao thuật toán đƣợc cài đặt phần sụn phần mềm 133