(Tiểu luận) báo cáo thí nghiệm thiết kế vi mạch tương tự và hỗn hợp

ĐẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA KHOA ĐIỆN – ĐIỆN TỬ BỘ MÔN ĐIỆN TỬ -o0o - BÁO CÁO THÍ NGHIỆM THIẾT KẾ VI MẠCH TƯƠNG TỰ VÀ HỖN HỢP GVHD: ĐỖ HUY KHANG SVTH: LIỄU THỊ CẨM GIANG MSSV: 1810123 TP HỒ CHÍ MINH, THÁNG NĂM 2022 h GVHD: Đỗ Huy Khang EE3121_L01 TĨM TẮT BÁO CÁO THÍ NGHIỆM Báo cáo trình bày phần thực thí nghiệm Bài tập lớn mơn Thiết kế Vi mạch tương tự hỗn hợp Báo cáo thể q trình, tìm hiểu, thực thiết kế mơ mạch analog design với hỗ trợ phần mềm Cadance Virtuoso Em chân thành cảm ơn cô Phan Võ Kim Anh tận tâm hướng dẫn chúng em qua buổi học lý thuyết hỗ trợ nhiệt tình anh Đỗ Huy Khang buổi hướng dẫn thí nghiệm Qua báo cáo, giúp em có thêm nhiều kiến thức việc thiết kế mạch phần mềm, củng cố kiến thức lý thuyết học, tích lũy thêm kinh nghiệm cho luận văn tốt nghiệp tới ii h GVHD: Đỗ Huy Khang EE3121_L01 MỤC LỤC PHẦN THÍ NGHIỆM Chương Khảo sát đặc tính MOS A Khảo sát đặc tuyến NMOS .1 B Khảo sát đặc tuyến PMOS C Khảo sát hiệu ứng bậc NMOS 10 Chương Khảo sát mạch opamp common source .12 Chương Khảo sát inverter ADEXL 18 Chương Khảo sát mạch current mirror .21 PHẦN BÀI TẬP LỚN 25 Tổng quan mạch LDO 25 Nguyên lý hoạt động mạch LDO 26 Yêu cầu thiết kế LDO 26 Thiết kế schematic 26 iii h GVHD: Đỗ Huy Khang EE3121_L01 PHẦN THÍ NGHIỆM Chương Khảo sát đặc tính MOS A Khảo sát đặc tuyến NMOS Khảo sát đặc tuyến I/V Sơ đồ mạch testbench để khảo sát đặc tuyến NMOS Thông số NMOS sử dụng thư viện TSMC 65nm: Width Length Khảo sát đáp ứng VDS VGS VBS 200nm 60nm DC → 1.5V 1V 0V 1.1 Khảo sát đặc tuyến ID/VDS Cố định giá trị Vgs 1, quét (sweep) biến Vds từ đến 1.5 để khảo sát đặc tuyến thay đổi ID theo VDS h GVHD: Đỗ Huy Khang EE3121_L01 Nhận xét: Khi tăng dần điện áp VDS, NMOS chuyển từ miền triode (dòng Id tăng gần tuyến tính) sang miền bão hịa ( dịng Id không cố định mà tăng nhẹ theo Vds, nguyên nhân tượng channel length modulation) 1.2 Khảo sát đặc tuyến ID/VGS Cố định giá trị Vds 1.5, quét (sweep) biến Vgs từ đến 1.5 để khảo sát đặc tuyến thay đổi ID theo VDS h GVHD: Đỗ Huy Khang EE3121_L01 Nhận xét: Khi Vgs có giá trị thaaos, NMOS trạng thái cut-off Lúc dòng Id bé Khi Vgs tăng dần, NMOS chuyển sang trạng thái active vào miền saturation Vds lớn Câu hỏi: Từ đặc tuyến khảo sát trên, bạn hảy đề nghị cách đo giá trị điện áp ngưỡng (VTH) NMOS ? Trả lời: Thực lấy đặc tuyến Id-Vgs Khi quan hệ Id Vgs quan hệ tuyến tính, thơng qua phương trình bên Ta xác định Vth cách tương đối cách lấy tiệm cận đường √ID giao với trực Ox Khi giá trị giao điểm giá trị Vth cần tìm h GVHD: Đỗ Huy Khang EE3121_L01 Đặc tuyến ID/VDS thay đổi VGS, chiều rộng chiều dài kênh dẫn 2.1 Đặc tuyến ID/VDS thay đổi VGS Nhận xét: Với tất giá trị Vgs NMOS bật Khi Vgs có giá trị cao dịng Id lớn 2.2 Đặc tuyến ID/VDS thay đổi chiều dài kênh dẫn Quét biến Vds từ đến 1.5, Length với giá trị 90nm, 180nm, 270nm, 360nm h GVHD: Đỗ Huy Khang EE3121_L01 Nhận xét: Chiều dài kênh dẫn L lớn dịng Id qua NMOS thấp Điều hồn tồn hợp lý với phương trình dịng Id miền bão hịa Có thể thấy, với chiều dài kênh dẫn ngắn, độ dốc đặc tuyến miền bão hòa lớn Ngược lại, chiều dài kênh dẫn tăng dần, độ dốc đặc tuyến giảm dần Điều đặc điểm tượng channel length modulation có ảnh hưởng lớn NMOS có kênh dẫn ngắn 2.3 Đặc tuyến ID/VDS thay đổi chiều rộng kênh dẫn Quét biến Vds từ đến 1.5, Length với giá trị 200nm, 250nm, 300nm, 350nm h GVHD: Đỗ Huy Khang EE3121_L01 Nhận xét: Ta thấy W lớn ID lớn, mối hệ W ID tỷ lệ thuận Điều hợp lý với phương trình dịng Id miền bão hòa B Khảo sát đặc tuyến PMOS Khảo sát đặc tuyến I/V Sơ đồ mạch testbench để khảo sát đặc tuyến PMOS h GVHD: Đỗ Huy Khang EE3121_L01 Thông số PMOS sử dụng thư viện TSMC 65nm: Width Length Khảo sát đáp ứng VSD VSG VSB 200nm 60nm DC → 1.5V 1V 0V 1.1 Khảo sát đặc tuyến ID/VDS Cố định giá trị Vsg 1, quét (sweep) biến Vsd từ đến 1.5 để khảo sát đặc tuyến thay đổi ID theo VSD Nhận xét: Khi tăng dần điện áp VSD, PMOS chuyển từ miền triode (dòng Id tăng gần tuyến tính theo VSD) sang miền bão hịa ( dịng Id không cố định mà tăng nhẹ theo Vsd, nguyên nhân tượng channel length modulation) 1.1 Khảo sát đặc tuyến ID/VSG Cố định giá trị Vsd 1.5, quét (sweep) biến Vsg từ đến 1.5 để khảo sát đặc tuyến thay đổi ID theo VSG h GVHD: Đỗ Huy Khang EE3121_L01 *RL = 10k *RL = 100k Nhận xét: Mạch thể khả khuếch đại tín hiệu Khi sử dụng tải điện trở có giá trị 100 kOhm, độ lợi mạch lớn Pha tín hiệu ngõ vào ngõ lệch pha 180 độ 14 h GVHD: Đỗ Huy Khang EE3121_L01 B Tải diode connected Khảo sát đáp ứng DC Quét biến Vin = đến 1.2V, Vsup = 1.2V  Có thể thấy, quan hệ Vin Vout tương đối tuyến tính, phù hợp với lý thuyết mạch khuếch đại CS sử dụng tải phần tử diode 15 h GVHD: Đỗ Huy Khang EE3121_L01 ▪ Câu hỏi đặt tại Vin = V có tượng sụt áp ngõ (ngõ đạt 1.1V)? Điều Vin xấp xỉ M1 phải tắt tượng sub threshold conduction mà tồn dòng qua NMOS nằm Do dòng nhỏ nên Vgs2 xấp xỉ gần Vth,p Kết Vout = Vdd + Vthp làm cho điện áp ngõ thời điểm ban đầu bị sụt áp xấp xỉ lượng Vth2 Khảo sát Transient  Có thể thấy rằng, mạch có đặc điểm tương tự mạch sử dụng tải trở độ lợi mạch tương đối thấp Để tăng độ lợi mạch, ta cần tăng kích thước PMOS 16 h GVHD: Đỗ Huy Khang EE3121_L01 C Tải Active (Vbias = Vdd/2) Khảo sát đáp ứng DC Quét biến Vin = đến 1.2V, Vsup = 1.2V 17 h GVHD: Đỗ Huy Khang EE3121_L01 Khảo sát Transient  Dựa vào mô transient, ta có nhận xét tương tự: Tín hiệu ngõ khuếch đại so với tín hiệu vào Pha tín hiệu ngõ lệch pha so với tín hiệu ngõ vào 180 độ Chương Khảo sát inverter ADEXL A Khảo sát DC Set up test bench sau để khảo sát DC inverter 18 h GVHD: Đỗ Huy Khang EE3121_L01 Nhận xét: Để NMOS PMOS cân với kích thước PMOS phải lớn Độ linh động lỗ trống (PMOS) thấp điện tử NMOS nên kích thước PMOS phải lớn để bù lại Để đo điểm trip-poin mà không cần vẽ đồ thị ta sử dụng hàm cross B Khảo sát DC corner Tiến hành setup corner khác với giá trị nhiệt độ điện áp nguồn sau: Ta kết quả: 19 h GVHD: Đỗ Huy Khang EE3121_L01  Với giá trị corner khác điểm trip-point thay đổi khác C Khảo sát transient Sơ đồ mạch testbench: 20 h GVHD: Đỗ Huy Khang EE3121_L01  Kết thu cho thấy ngõ vào mức cao ngõ mức thấp, ngược lại Xét chu kỳ xung clock mơ phỏng, ta có: Như vậy, thiết kế hoạt động vai trò cổng Inverter Chương Khảo sát mạch current mirror A Khảo sát mạch current mirror Set up test bench khảo sát current mirror sau: 21 h GVHD: Đỗ Huy Khang EE3121_L01 Với dòng điện input 50uA, giá trị mutiplier đo dòng qua nhánh mirror: 22 h GVHD: Đỗ Huy Khang EE3121_L01 Thay đổi tỉ lệ mirror current Width M1 = 200n, 250n , 300n , 350n Nhận xét: Khi tăng kích thước M2 giá trị dịng copy tăng, nhiên giá trị không ổn định mà biến đổi theo Vds Hiện tượng chiều dài kênh dẫn làm ảnh hưởng đến dòng điện qua MOSFET điện áp rơi B Khảo sát mạch current mirror Cascode Set up test bench khảo sát current mirror sau: 23 h GVHD: Đỗ Huy Khang EE3121_L01 Kết mô  Từ đồ thị mạch current mirror mắc Cascode làm tăng điện trở ngõ gương dịng điện giúp dịng Id bị ảnh hưởng Vds So sánh với gương dòng điện tầng thấy ổn định rõ rệt 24 h GVHD: Đỗ Huy Khang EE3121_L01 PHẦN BÀI TẬP LỚN THIẾT KẾ LDO Tổng quan mạch LDO Mạch LDO mạch có chức tạo điện áp ổn định từ nguồn điện áp cao Đây mạch có vai trị quan trọng việc cung cấp nguồn cho linh kiện hoạt động Đặc điểm bật mạch khả trì điện áp ngõ cố định dù điện áp ngõ vào có thay đổi Mạch thường ứng dụng thiết bị di động với nguồn lượng cung cấp thường pin có cơng suất giảm dần xuyên suốt thời gian hoạt động Có thể chia mạch regulator thành loại: standard linear regulator low dropout linear regulators (LDOs) Mặc dù mạch có chức giống phân biệt thông qua đặc điểm: Điện áp rơi mạch Đây điện áp chênh lệch tối thiểu ngõ ngõ vào để mạch tạo điện áp ngõ định Một mạch ổn áp có điện áp ngõ 3.3V với điện áp rơi 1V có nghĩa điện áp ngõ vào tối thiểu phải 4.3 V Standard linear regulator thường có điện áp rơi vào khoảng 2V LDO cho phép điện áp rơi thấp (ít 100mV) Điện áp rơi hàm phụ thuộc vào điện trở ON linh kiện dẫn Linh kiện dẫn (pass element) mạch standard linear regulator thường BJT mắc theo cấu trúc Darlington NPN PNP Trong mạch LDO, linh kiện dẫn MOSFET Đây điểm khác biệt cốt lõi khiến cho điện áp rơi LDO thấp nhiều so với mạch standard linear regulator 25 h GVHD: Đỗ Huy Khang EE3121_L01 Nguyên lý hoạt động mạch LDO Cấu trúc mạch LDO: LDO bao gồn pass transitor, khối EA (error amplifier), mạng feedback (R1 R2) Tụ điện CL off-chip để đạt ổn định phản hồi tốt Tuy nhiên, tụ điện ngồi chip làm tăng chi phí hạn chế chức LDO Có thể thay tụ kí sinh để giảm chi phí Các thơng số đánh giá kể trên, ngồi cịn có stability cho vịng loop, PSRR, undershoot, overshoot, Các thơng số cần tương nhượng với để thảo mãn tất yêu cầu kỹ thuật đặt Yêu cầu thiết kế LDO ▪ Điện áp vào 1.2 V ▪ Điện áp 0.8 V ▪ Điện áp tham chiếu 0.6 V Mạch phải đáp ứng đặc tính mạch LDO Điện áp ngõ giữ nguyên điện áp vào dòng tải ngõ biến thiên Điều thể thông qua phép mô transient, mô PSRR Thiết kế schematic Thiết kế Error Opamp Schematic Opamp tầng sử dụng: 26 h GVHD: Đỗ Huy Khang EE3121_L01 - Tầng mạch khuếch đại vi sai tạo thành từ cặp MOS vi sai M1 M2 với tải gương dòng điện M3 M4 - Tầng thứ mạch khuếch đại S chung sử dụng PMOS M6 - Mạch bù pha sử dụng tụ Cc trở bù Rc - Mạch gương dòng điện (từ M5, M7, M8) để cung cấp dòng phân cực Khối khối khuếch đại vi sai có hai ngõ vào đảo (inverting) không đảo (non-inverting); ngõ cung cấp điện áp vi sai dịng vi sai có giá trị phụ thuộc 27 h GVHD: Đỗ Huy Khang EE3121_L01 vào độ lệch điện áp ngõ vào Khối thứ hai khối chuyển đổi tín hiệu vi sai sang đơn cực Một số cấu trúc không cần chức chuyển đổi nên lược bỏ Trong nhiều trường hợp, khối khuếch đại vi sai có độ lợi chưa đủ lớn nên Opamp ghép thêm tầng khuếch đại thứ hai có ngõ vào ngõ tầng khuếch đại thứ Khối phân cực (Bias Circuitry) có chức phân cực cho transistor mạch hoạt động vùng mong muốn thiết kế (tuyến tính hay bão hòa) Khối lại khối bù (Conpensation Circuitry) có chức làm giảm độ lợi Opamp vùng tần số cao để trì tính ổn định hệ thống Một số mạch có tải tụ khơng cần khối đệm ngõ (Output Buffer) 28 h