N guyên lý thiếtkế m ạch dãy N guyễn Q u ốc C ư ờ ng – 3I S equential logic design 2 N ộidung • G iớ ithiệu • C ác ph ần tử haitrạng tháiổn ñ ịnh • F lip F lops • P hân tích các m áy trạng tháiñ ồng b[.]
• • • • • Nguyên lý thiết kế mạch dãy Nguyễn Quốc Cường – 3I Nội dung Giới thiệu Các phần tử hai trạng thái ổn ñịnh Flip-Flops Phân tích máy trạng thái đồng xung nhịp Thiết kế máy trạng thái ñồng xung nhịp Sequential logic design Tài liệu tham khảo Giới thiệu Sequential logic design • Digital Design: Principles & Practices – John F Wakerly – Printice Hall • Mạch logic dãy: – output tín hiệu input thời điểm tn – output vào tín hiệu input q khứ • Ví dụ: mạch điều khiển chọn kênh TV sử dụng nút bấm channel–up channel-down: – trước kênh chọn 9, bấm channel-up kênh lựa chọn 10 – trước kênh chọn 1, bấm channel-up kênh lựa chọn – • Việc sử dụng bảng để mơ tả output phụ thuộc vào tổ hợp inputs ñối với mạch dãy KHƠNG THỂ Sequential logic design Trạng thái • Trong mạch dãy sử dụng khái niệm trạng thái để mơ tả: – Trạng thái mạch dãy tập hợp biến trạng thái mà giá trị thời điểm chứa đầy đủ thông tin cần thiết khứ cho phép xác ñịnh hoạt ñộng mạch tương lai – Trong mạch logic biến trạng thái có hai giá trị – Số trạng thái mạch có n biến trạng thái 2n trạng thái Sequential logic design Các phần tử trạng thái ổn định Mạch có hai trạng thái ổn định: • Nếu Q = HIGH Q_L = LOW • Nếu Q = LOW Q_L = HIGH Sequential logic design Phân tích tương tự • Xem xét điện áp Vout Vin Giao đồ thị điểm điểm cân mạch: • Hai điểm ổn ñịnh (ứng với trạng thái Q = Q = 1) • Một điểm metastable: Vout1 Vout2 có giá trị điện áp nằm mức Sequential logic design Metastable • Thực tế thời gian mạch trạng thái metastable thường ngắn, lý do, cần tác ñộng ñủ lớn nhiễu kéo hai trạng thái stable Sequential logic design • • • • Latch Flip-Flops 10 Latch Flip-flops phần tử mạch logic dãy Flip-Flops: dùng ñể thiết bị logic dãy có khả lấy mẫu tín hiệu đầu vào thay đổi tín hiệu ñầu thời ñiểm ñược xác ñịnh tín hiệu xung nhịp Latch: dùng để thiết bị logic dãy có khả quan sát tín hiệu inputs cách liên tục thay đổi đầu thời điểm mà khơng phụ thuộc vào tín hiệu xung nhịp Tuy nhiên thường khái niệm sử dụng Sequential logic design S-R Latch (Flip-flops) S-R flip-flop: (set-reset) R = 1, S = Q = (reset) S=1, R=0 Q = 1(set) QN : thường đầu bù Q, tài liệu cịn ñược ký hiệu Q_L hay Tuy nhiên trng hp S=R=1 Q = QN = Nếu R = 0, S = mạch giống phần tử bistable Sequential logic design Sequential logic design Ký hiệu Sequential logic design khơng đốn trước giá trị Q QN R S thay ñổi giá trị thời ñiểm 11 12 13 Trong cơng nghệ CMOS TTL cổng NAND thường sử dụng cổng NOR Sequential logic design S – R latch với Enable 14 • S-R :output thay đổi phụ thuộc vào R S input • S-R latch với Enable: output thay ñổi phụ thuộc vào R S với điều kiện tín hiệu Enable tích cực Sequential logic design Sequential logic design D latch (D flip-flops) Sequential logic design 15 16 • D latch: giống S-R latch với R ñảo S: – Tránh trường hợp S=R=1 S-R latch • Với C = (tích cực): – D = Q = 1, QN = – D = Q = 0, QN = 18 17 • D latch gặp phải vấn ñề metastable D C thay đổi đồng thời • Tín hiệu C (Control) cịn ký hiệu E (Enable), Clk (Clock) hay G (Gate) Sequential logic design Nếu D thay đổi khoảng thời gian tsetup thold D latch rơi vào trạng thái metastable khơng xác định Sequential logic design D Flip-flop tác động theo sườn lên 20 D flip-flop tác ñộng theo sườn lên : sử dụng D latch: • D latch ñầu tiên ñược gọi master: •CLK = latch mở •CLK = latch đóng •D latch thứ hai gọi slave: • mở suốt thời gian CLK = 1, nhiên giá trị thay đổi thời điểm bắt đầu CLK thay đổi từ 01 master đóng khơng thay đổi khoảng thờiSequential gian CLK = design logic 19 Sequential logic design ... thuộc vào tổ hợp inputs ñối với mạch dãy KHÔNG THỂ Sequential logic design Trạng thái • Trong mạch dãy sử dụng khái niệm trạng thái để mơ tả: – Trạng thái mạch dãy tập hợp biến trạng thái mà giá... thời ñiểm chứa ñầy ñủ thông tin cần thiết khứ cho phép xác ñịnh hoạt ñộng mạch tương lai – Trong mạch logic biến trạng thái có hai giá trị – Số trạng thái mạch có n biến trạng thái 2n trạng thái... gian mạch trạng thái metastable thường ngắn, lý do, cần tác động đủ lớn nhiễu kéo hai trạng thái stable Sequential logic design • • • • Latch Flip-Flops 10 Latch Flip-flops phần tử mạch logic dãy