ISSN 1859 1531 TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84) 2014, QUYỂN 2 19 THIẾT KẾ VÀ THỰC HIỆN BỘ GIAO TIẾP MẠNG CÓ HIỆU NĂNG CAO CHO MẠNG TRÊN CHIP TRÊN FPGA SPARTAN 6 DESIGNING AND I[.]
ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CƠNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 19 THIẾT KẾ VÀ THỰC HIỆN BỘ GIAO TIẾP MẠNG CÓ HIỆU NĂNG CAO CHO MẠNG TRÊN CHIP TRÊN FPGA SPARTAN - DESIGNING AND IMPLEMENTING A HIGH PERFORMANCE NETWORK INTERFACE FOR THE SPARTAN - FPGA NETWORK ON CHIP Nguyễn Văn Cường1, Phạm Ngọc Nam1, Trần Hoàng Vũ2 Trường Đại học Bách khoa Hà Nội; Email: cuong.nguyenvan@hust.edu.vn Trường Cao đẳng Cơng nghệ, Đại học Đà Nẵng; Email: tranhoangvu_university@yahoo.com.vn Tóm tắt - Thực hệ thống có hiệu cao, hoạt động ổn định dựa kiến trúc mạng chip (NoC) vấn đề cần thiết, đáp ứng yêu cầu cho ứng dụng nhúng đại Bộ giao tiếp mạng kiến trúc NoC dùng để kết nối định tuyến tài nguyên đóng vai trị quan trọng góp phần vào cải thiện hiệu cho toàn hệ thống Trong báo giới thiệu kiến trúc giao tiếp mạng NoC có hiệu cao, hoạt động ổn định Phương pháp tiếp cận sử dụng trình ghi đọc liệu đệm cách song song giúp tăng tốc độ ghi đọc liệu Mơ hình giao tiếp mạng mô tả ngôn ngữ Verilog thực Xilinx Spatan6 board Kết thực nghiệm cho thấy rằng, kiến trúc giao tiếp mạng đề xuất hoạt động ổn định, hiệu cao tiêu chuẩn diện tích, lượng tiêu thụ, trễ thông lượng Abstract - Implementing a high performance system with stable operation based on the architecture of network on chip (NoC) is an issue of necessity that meets the requirements of modern embedded applications The interface network in NoC architecture used to connect between the router and the resource makes an imprtant contribution to the improvement of the system performance In this paper we present an interface network architecture for NoC which shows high performance and stable operation Our approach is to employ in parallel the writing and reading data processes in buffer to help increase the speed of writing and reading the data The interface network model is described by means of the Verilog language and implemented on the Xilinx Spatan-6 board The experimental results show that our network interface architecture proposes stable operation, high performance in terms of such standards as area, power consumption, latency and throughput Từ khóa - hệ thống chip; mạng chip; giao tiếp mạng; trễ; thông lượng Key words - systems on chip; network on chip; network interface; latency; throughput luồng cho dòng liệu mạng Bộ định tuyến xem hạt nhân NoC, với mơ hình NoC khác định tuyến thiết kế riêng để thực thuật toán định tuyến, chế điều khiển luồng riêng biệt Các liên kết (Links) thực kết nối định tuyến lại với mạng NoC Tài nguyên mạng (Resource) thực xử lý liệu mạng, khối lõi vi xử lý, biến đổi FFT, lõi xử lý DSP hay điều khiển DDRAM Bộ giao tiếp mạng (Network Interface: NI) thực kết nối tài nguyên định tuyến NoC NI làm nhiệm vụ chuyển đổi giao diện tín hiệu tài nguyên định tuyến [6] Chức của NI tương tự chức card mạng kết nối máy tính mạng internet [6],[7] NI thực cung cấp dịch vụ lớp vận chuyển mơ hình tham chiếu ISO-OSI [8] Router Resource (1,1) Router Resource (2,2) N I Resource (2,1) Router Router Router N I Router Resource (2,0) Resource (1,2) N I N I Resource (1,0) Router N I Router N I Resource (0,2) N I Resource (0,1) N I Resource (0,0) N I Đặt vấn đề Trong năm gần đây, xu hướng công nghệ kiến trúc thiết kế Chip đạt đến mức độ tích hợp cao Do bóng bán dẫn liên tục thu hẹp, mật độ lượng centimet vuông đạt đến giới hạn Vì điều này, nhà thiết kế Chip định ngừng cải thiện hiệu thiết kế họ phương pháp mở rộng tần số mà thay vào hệ thống đa lõi Hệ thống cung cấp hiệu tốt so với kiến trúc đơn lõi, cách thực xử lý song song Các hệ thống chip (Systems on chip: SoC), thiết bị nhúng ngày xử lý nhiều thơng tin hơn, ứng dụng tích hợp lên hệ thống ngày nhiều Vì thế, SoC ngày có nhiều thành phần chuyên dụng tốc độ cao có nhiều lõi vi xử lý Đối với ứng dụng cụ thể kiến trúc SoC mang lại hiệu tăng cách sử dụng vi xử lý không đồng thay vi xử lý đồng Theo HiPEAC [1], nhà thiết kế thiết bị truyền thông quan tâm đến hiệu động Do mạng kết nối bên có tầm quan trọng cao vấn đề Các hệ thống SoC dựa kiến trúc Bus không phù hợp cho yêu cầu này, chúng có nhiều hạn chế trình bày [2], [3] Kiến trúc NoC (Network on Chip) đề xuất kiến trúc xem giải pháp thay cho kiến trúc Bus Mơ hình NoC cung cấp sở hạ tầng truyền thơng có hiệu cao NoC thích hợp cho việc tích hợp số lượng lớn lõi IP lên SoC [4],[5] Các thành phần NoC Hình gồm: Bộ định tuyến (Router)thực chức định tuyến, điều khiển Router Hình Một NoC 3x3 mesh điển hình Nguyễn Văn Cường, Phạm Ngọc Nam, Trần Hoàng Vũ 20 Hiện nay, có nhiều cơng trình cơng bố thiết kế kiến trúc NoC, có số cơng trình nghiên cứu kiến trúc NI như: Trong [9] tác giả thực trình bày NI cho NoC sử dụng kỹ thuật chia sẻ nhớ Tuy nhiên, giao tiếp có độ trễ cao Các tác giả [10] trình bày kiến trúc NI sử dụng kỹ thuật tắt xung đồng hồ cho khối không hoạt động để tối ưu mặt lượng Các tác giả [11],[12] trình bày kỹ thuật chia sẻ cho giao tiếp để tối ưu diện tích NoC Trong [13] NI tốc độ cao đề xuất cách sử dụng đệm Ping Pong với bốn mô đun nhớ để tăng thông lượng Các tác giả [14] đề xuất NI nhằm cải thiện hiệu nhớ giảm trễ nhớ, giao tiếp tương thích với IP chuẩn AXI tồn Tuy nhiên đề xuất chưa thực nhắm đến cải thiện độ trễ trình ghi/đọc liệu đệm Trong báo này, đề xuất kiến trúc cho giao tiếp mạng tương thích với NoC 2D dạng lưới Bộ giao tiếp có độ trễ nhỏ, thơng lượng cao nhờ sử dụng hai đệm sử dụng kỹ thuật pipeline trình ghi đọc liệu từ tài nguyên đến định tuyến ngược lại Phần lại báo tổ chức sau: Mục trình bày kiến trúc giao tiếp mạng Mục kết thực nghiệm, cuối kết luận công việc thể mục Đề xuất kiến trúc cho giao tiếp mạng 2.1 Tổng quan mạng chip 2.1.1 Cấu hình mạng Một vấn đề quan trọng thiết kế NoC để xác định cấu hình mạng Như mạng máy tính, NoC thường sử dụng cấu hình mạng như: 2D mesh, torus, cube, fat tree and butterfly, …Trong báo này, chúng tơi sử dụng cấu hình mạng 2D mesh Hình để thiết kế cho NoC chúng tơi lý cấu hình mạng 2D mesh có tính linh hoạt cao dễ dàng thực với công nghệ bán dẫn Bộ định tuyến có cổng Đơng (E), Tây (W), Nam (S), Bắc (N) nối với định tuyến lân cận cổng Nội (L) nối với NI dùng để kết nối định tuyến với tài nguyên Sơ đồ tổng quát định tuyến thể Hình 2.1.2 Cơ chế truyền thông Cơ chế truyền thông sử dụng thiết kế NoC chuyển mạch gói với chế điều khiển luồng Whormhole kết hợp kênh ảo thuật tốn định tuyến XY Mỗi gói tin chia thành nhiều flit trước truyền vào mạng Trong thiết kế chúng tơi chia gói tin thành flit như: flit mào đầu (header flit), flit thân (body flit) flit kết thúc (end flit) Mỗi flit có độ dài 34 bit 32 bit sử dụng cho liệu, bit lại sử dụng cho mục đích điều khiển Cấu trúc flit mơ tả Hình Payload Un Used Sour_Add Packet Seq Number Paket size 00/ 01 34 Bits Header Flit (a) Flit mào đầu Payload 10 34 Bits Body Flit (b) Flit thân Payload 11 34 Bits End Flit (c) Flit kết thúc Hình Cấu trúc flit 2.1.3 Kiến trúc định tuyến Trên sở lựa chọn cấu hình mạng, chế truyền thơng, kiến trúc định tuyến đề xuất Hình Kiến trúc định tuyến có cổng (Đơng, Tây, Nam, Bắc Nội bộ) vào/ra hai hướng kết nối đến bốn định tuyến lân cận tài nguyên gần Bộ định tuyến thiết kế với khối FIFO queue, Flit decode, Switch, Virtual Channel Abiter • Khối FIFO queue: Lưu trữ flit đầu vào chờ đến lượt xử lý • Khối Flit decode: Xử lý địa headflit, đưa tín hiệu điều khiển tìm đường đến đầu • Khối Switch: Chuyển tiếp liệu đến đầu tương ứng theo tín hiệu điều khiển từ khối Flit decode • Khối Virtual Channel: Đưa tín hiệu yêu cầu kênh truyền vật lý, lưu trữ flit tạm thời chờ cấp kênh vật lý • Khối Abiter: Lựa chọn kênh ảo có yêu cầu truyền để cấp phát kênh vật lý truyền liệu N FIFO N Flit decode FIFO S Flit decode S E FIFO E Flit decode Switch VC VC VC VC Arbiter 4to1 VC VC VC VC Arbiter 4to1 S Arbiter 2to1 E Arbiter 2to1 W Arbiter 4to1 L VC VC W FIFO W Flit decode FIFO L Flit decode L Hình Kiến trúc tổng quát Router Dest_Add VC VC VC VC VC VC N Hình Kiến trúc tổng quát Router ack ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 2.2 Kiến trúc giao tiếp mạng Bộ giao tiếp mạng khối logic quan trọng cấu trúc NoC làm nhiệm vụ kết nối tài nguyên vào mạng vị trí giao diện liệu vào định tuyến [15] Do khác biệt kích thước liệu, giao diện tín hiệu điều khiển tài nguyên với mạng NI thay đổi tùy theo tài nguyên kết nối với mạng Kiến trúc NI chia làm phần sau: Phần thứ phần giao tiếp với định tuyến xem phần khơng phụ thuộc liệu vào định tuyến flit có kích thước 21 liệu cố định theo thiết kế Phần thứ phần giao tiếp NI với tài nguyên, tùy thuộc vào loại tài ngun mà kích thước liệu thay đổi gọi phần phần phụ thuộc Giao thức bắt tay sử dụng cho việc truyền gói tin tài nguyên định tuyến Sơ đồ kiến trúc tổng quát giao tiếp mạng chúng tơi đề xuấtnhư hình 5, bao gồm khối: FIFO A, FIFO B, InFSM, OutFSM, InstructionFIFO khối thực chức riêng Chức khối được giải thích cụ thể đây: NI ARCHITECTURE FFA_data 32 bits FFA_data 32 bits FIFO A Core_Data 32 bits 6bits FFA_write FFA_empty FFA_full releaseA_OutFSM releaseB_OutFSM pkt_size write_IF Core_req core_req ack_core InFSM Instructions FFA_full FFA_empty FFA_read releaseA_inFSM releaseA_inFSM data_router read_IF 8bits Instructions FIFO 8bits ack_core OutFSM 34 bits req_router Instructions router_ack IF_empty FFB_full FFB_empty FFB_read IF_full FFB_write FFB_empty FFB_full Router_Data req_router router_ack FIFO B FFB_data 32 bits FFB_data 32 bits FFA_data 32 bits FFA_data 32 bits FIFO A Core_Data 32 bits FFA_read FFA_empty FFA_full releaseA_InFSM releaseB_InFSM Core_data read_IF ack_core core_ack req_core OutFSM Instructions FFA_full FFA_empty FFA_write releaseA_OutFSM releaseB_OutFSM A/B_select router_data write_IF 8bits Instructions FIFO req_core 8bits InFSM ack_router Instructions req_router IF_empty FFB_full FFB_empty FFB_write IF_empty FFB_read FFB_empty FFB_full FIFO B FFB_data 32 bits Hình Kiến trúc tổng quát giao tiếp mạng Router_Data 34 bits FFB_data 32 bits ack_router router_req 22 FIFO A FIFO B đệm liệu dạng FIFO kết nối với đầu vào NI từ phía tài nguyên định tuyến Bộ đệm có nhớ liệu kích thước nhớ 32 bit, với kích thước flit liệu Các FIFO đảm nhận việc lưu trữ liệu đến từ tài nguyên đến từ định tuyến Khi hai FIFO nạp đầy liệu, xử lý tự động đẩy liệu sang FIFO lại, đồng thời việc đọc liệu thực song song q trình Vị trí ghi đọc liệu vào/ra FIFO thực InFSM OutFSM Việc sử dụng hai khối FIFO cho phép hoạt động đọc/ghi gói tin diễn lúc Do đó, độ trễ trình đọc/ghi liệu đệm giảm xuống đến mức tối thiểu Đây điểm kiến trúc so với kiến trúc công bố trước Hầu hết, kiến trúc NI trước sử dụng FIFO cho trình ghi đọc liệu Khối InFSM OutFSM xem khối điều khiển trung tâm giao tiếp mạng Khối tạo tín hiệu để điều khiển xác luồng gói tin từ tài nguyên đến định tuyến flit từ định tuyến đến tài nguyên đưa tín hiệu điều khiển, chuyển flit gói tin vào FIFO A FIFO B địa tùy theo trạng thái FIFO A FIFO B InFSM sau nhận flit mào đầu từ tài nguyên từ định tuyến đọc kích thước gói tin định chế độ ghi Có chế độ ghi: 01- ghi vào FIFO A; 10- ghi vào FIFO B; 11- ghi vào FIFO A ghi vào FIFO B; 00 - ghi vào FIFO B ghi vào FIFO A Bốn chế độ ghi với kích thước gói tin đẩy vào InstructionFIFO để báo cho OutFSM thứ tự đọc gói tin Sau thiết lập thơng số InFSM điều khiển q trình nhận liệu tín hiệu bắt tay ack/req Ngược với trình ghi liệu trình đọc liệu OutFSM Khối có chức nhận lệnh từ InstructionFIFO sau đẩy liệu ngồi Khối Flitizer De-Flitizer hai khối ghép/tách thông tin kiểu flit (flit type) cho gói tin đến từ tài nguyên flit đến từ định tuyến Khối Flitizer có nhiệm vụ ghép bit kiểu flit vào liệu đến từ tài nguyên thành 34 bit để đưa đến định tuyến Ngược lại De-Flitizer thực tách bit kiểu flit từ định tuyến thành 32 bit để đưa đến tài nguyên Khối Flitizer De-Flitizer tích hợp sẵn InFSM OutFSM hoạt động đồng theo xung đồng hồ điều khiển InFSM OutFSM Kết thực nghiệm Trong mục kết tổng hợp mơ trình bày Ngồi chúng tơi phân tích đánh giá thơng số tài nguyên sử dụng, lượng tiêu thụ, tốc độ, trễ thông lượng kiến trúc NI đề xuất NI chúng tơi mơ hình hóa ngơn ngữ Verilog, tổng hợp mô ISE Design Suite 14.1 thực Xilinx Spatan-6 board Kết tổng hợp Bảng Nhìn vào Bảng thấy tài nguyên sử dụng NI nhỏ so với tài nguyên có FPGA Cũng từ kết tổng hợp cho thấy tần số hoạt động tối đa NI lên đến 298Mhz Để đánh giá độ trễ Nguyễn Văn Cường, Phạm Ngọc Nam, Trần Hồng Vũ thơng lượng chúng tơi tiến hành truyền nhiều gói tin gồm có 16 flits flit chứa 32 bits cho NI Kết độ trễ thông lượng cụ thể Bảng2 Bảng Tài nguyên sử dụng giao tiếp mạng Tổng hợp tài nguyên sử dụng Loại logic Sử dụng Sẵn có Slice Registers 316 54567 Slice LUTs 623 27288 IOBs 98 296 No used as 112 6408 Mem Sử dụng (%) 0.58 2.28 33.11 1.75 Bảng Trễ thông lượng giao tiếp mạng Tên mô đun Trễ (Cycle) FIFO (C2R) FIFO (R2C) Core – Router Router – Core 24 24 86 86 Thông lượng @100Mhz (Mbps) 2100 2100 633 595 Nguồn tiêu thụ NI tần số clock 100Mhz cách sử dụng cơng cụ Xpower tích hợp sẵn ISE Design Suite 14.1, tần số nguồn tiêu thụ NI đề xuất 53mW Một số so sánh thông số trễ thông lượng nghiên cứu với nghiên cứu tác giả công bố trước Bảng Bảng 3.So sánh trễ thông lượng Thông lượng Trễ (Chu kỳ) @100 Mhz (Mbps) [7] 320 [16] 120 492 Nghiên cứu 86 614 Các nghiên cứu Kết luận Trong báo này, chúng tơi trình bày đề xuất kiến trúc NI cho mạng chip Kết mô tổng hợp cho thấy tài nguyên sử dụng NI bé, độ trễ nhỏ, thông lượng cao tiêu thụ lượng thấp Điều phù hợp để thực hệ thống mạng chip FPGA Trong tương lai cải tiến độ trễ NI xuống đến mức tối thiểu thực cấu hình lại giao tiếp FPGA TÀI LIỆU THAM KHẢO [1] M Duranton et al., “The HiPEAC Vision,” HiPEAC Roadmap, 2014 [Online] [2] Available: www.hipeac.net/system/files/hipeacvision.pdf [3] J L Hennessy and D A Patterson, Computer Architecture: A Quantitative Approach, 4th Edition, 4th ed Morgan Kaufmann, 2006 [4] J Liang, S Swaminathan, and R Tessier, aSOC: A scalable, single chip communications architecture,in Proc PACT, 2000 [5] L Benini and G De Micheli,Network on Chips: A New SoC Paradigm,IEEE Computer, Jan.2002, Pages: 70-78 ISSN 1859-1531 - TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN [6] S Kumar, ANetwork on Chip Architecture and Design Methodology, Proc Of IEEE Annual Symposium on VLSI, 2002, Pittsburgh, USA, Pages: 117-124 [7] Axel Jantsch, Hannu Tenhunen (2004), Networks on Chip, Kluwer Academic Publishers, U.S [8] Holsmark R., Johansson A and Kumar S., “On Connecting Cores to Packet Switched On-Chip Networks: A Case Study with Microblaze Processor Cores”, in IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems, April 18-21, 2004, Slovakia [9] M T Rose The Open Book: A Practical Perspective on OSI, Prentice Hall, 1990 [10] A Radulescu, J Dielissen, K Goossens, E Rijpkema, and P Wielage, An efficient on-chip network interface offering guaranteed services, shared-memory abstraction, and flexible network configuration,in Proceedings of the 2004 Design, Automation and Test in Europe Conference (DATE’04) IEEE, 2004 [11] W Chouchene, B Attia, A Zitouni, N Abid, and R Tourki, R., “A Low Power Network Interface For Network on Chip”, in IEEE 8th International Multi-Conference on Systems, Signals & Devices, 2011, pp 37-42 23 [12] B Attia, W Chouchene, A Zitouni, and R Tourki, “Network interface Sharing for SoCs based NoC”, in International Conference on Communications, Computing and Control Applications, 2011, pp 1-6 [13] A Ferrante, S Medardoni, and D Bertozzi, "Network Interface Sharing Techniques for Area Optimized NoC Architectures", in DSD, 2008, pp 10-17 [14] K.Swaminathan, Lakshminarayanan G and Ko Seok-Bum, “High Speed Generic Network Interface for Network on Chip using Ping Pong Buffers,” in International Symposium on Electronic System Design, pp 72-76, 2012 [15] M Daneshtalab et al.,"Memory-Efficient On-Chip Network With Adaptive Interfaces,” Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, vol.31, no.1, pp.146-159, Jan 2012 [16] K Mori et al., “Advanced Design Issue for OASIS Network-onChip Architecture,” International Conference on Broadband, Wireless Computing, Communication and Applications, 2010 [17] W Jian and Y Zhijia, “Design of network adapter compatible OCP for high-throughput NOC,” vol 314, pp 1341–1346, 2013 (BBT nhận bài: 26/04/2014, phản biện xong: 02/06/2014) ... kiến trúc giao tiếp mạng Mục kết thực nghiệm, cuối kết luận công việc thể mục Đề xuất kiến trúc cho giao tiếp mạng 2.1 Tổng quan mạng chip 2.1.1 Cấu hình mạng Một vấn đề quan trọng thiết kế NoC... HỌC VÀ CƠNG NGHỆ ĐẠI HỌC ĐÀ NẴNG, SỐ 11(84).2014, QUYỂN 2.2 Kiến trúc giao tiếp mạng Bộ giao tiếp mạng khối logic quan trọng cấu trúc NoC làm nhiệm vụ kết nối tài nguyên vào mạng vị trí giao. .. gồm có 16 flits flit chứa 32 bits cho NI Kết độ trễ thông lượng cụ thể Bảng2 Bảng Tài nguyên sử dụng giao tiếp mạng Tổng hợp tài nguyên sử dụng Loại logic Sử dụng Sẵn có Slice Registers 3 16 54 567