Triệt nhiễu (5 pixel) Image 1 Image 2 Image 3 Image 4 Image 5 Image 6 Image 7 Image 8 Image 9 Image 0 Phƣơng pháp 1 (%) 100 96.7 96.7 100 96.7 96.6 100 96.5 100 100 Phƣơng pháp 2 (%) 98.1 100 100 99.96 100 100 99.96 99.99 99.51 100
64
H n .4 : So sánh mức độ triệt nhiễu cộng 2 phƣơng pháp mức độ 5 pixel Bảng 5.5: Mức độ nhận dạng khi có nhiễu trừ phƣơng pháp thứ hai. Bảng 5.5: Mức độ nhận dạng khi có nhiễu trừ phƣơng pháp thứ hai.
Triệt nhiễu (%) Image 1 Image 2 Image 3 Image 4 Image 5 Image 6 Image 7 Image 8 Image 9 Image 0 1 pixel 100% 100% 100% 100% 100% 100% 100% 100% 100% 100% 2 pixel 100% 99.78% 99.88% 99.88% 99.88% 99.78% 100% 99.66% 99.88% 100% 3 pixel 100% 99.75% 99.87% 99.88% 99.87% 99.75% 100% 99.64% 99.87% 99.99% 4 pixel 99.99% 99.75% 99.87% 99.87% 99.87% 99.75% 100% 99.63% 99.87% 99.99% 5 pixel 99.99% 99.74% 99.85% 99.86% 99.85% 99.74% 99.99% 99.63% 99.86% 99.98%
Bảng 5.6: Mức độ nhận dạng kết hợp nhiễu cộng 1 pixel và nhiễu trừ 4 pixel.
Triệt nhiễu (5 pixel) Image 1 Image 2 Image 3 Image 4 Image 5 Image 6 Image 7 Image 8 Image 9 Image 0 Phƣơng pháp 1 (%) 97,9 92,8 92.8 90 92,8 92,8 88.9 99,87 90 99,8 Phƣơng pháp 2 (%) 99.99 99.75 99.87 99.87 99.87 99.75 100 99.63 99.87 99.99
65
Quan sát hình 5.43, nhận thấy phƣơng pháp thứ hai có khả năng triệt nhiễu trừ rất hiệu quả, trong khi đó phƣơng pháp thứ nhất chỉ phụ thuộc vào pixel có mức logic là „1‟ nên khi bị mất đi số pixel mức logic „1‟ trong ảnh thì hệ thống theo phƣơng pháp thứ nhất sẽ nhận dạng ít hiệu quả ảnh đƣa vào hệ thống.
H n .4 : Mức độ triệt nhiễu 1 pixel cộng và 4 pixel trừ 5.5 Kết luận c ƣơng 5 5.5 Kết luận c ƣơng 5
Trong chƣơng 5, đã đề xuất cải tiến mạch theo hƣớng giảm kích thƣớc khối điều khiển mạch đồng thời mở rộng chức năng triệt nhiễu cộng và triệt nhiễu trừ, trong phƣơng pháp trƣớc đƣợc trình bày ở chƣơng 4 có nhƣợc điểm là chƣa giải quyết đƣợc vấn đề triệt nhiễu do bị mất pixel trong ảnh mà chỉ mới dừng lại ở mức độ triệt nhiễu cộng, chƣơng 5 đã khắc phục đƣợc vấn đề này, quá trình cải tiến là thêm một mơ hình lấy tín hiệu vào từ hệ thống sau đó đảo tín hiệu này rồi đƣa vơ khối tích hợp triệt nhiễu trừ để nhận dạng ngƣợc lại so với khối tích hợp ban đầu là triệt nhiễu cộng nhƣ vậy hệ thống sẽ cùng lúc hoạt động song song hai khối tích hợp triệt nhiễu cộng và triệt nhiễu trừ để hỗ trợ lẫn nhau trong quá trình kiểm tra ảnh, chính vì kết hợp cả hai khối tích hợp triệt nhiễu và hỗ trợ lẫn nhau sẽ làm tăng khả năng nhận dạng của mạch.
66 CHƢƠNG 6 KẾT LUẬN VÀ ĐÁNH GIÁ . Kết luận 6.1
Trong chƣơng 1, là một cái nhìn tổng quan về tính hình nghiên cứu trên thế giới có liên quan đến đề tài sử dụng memristor cho hệ thống tái tạo lại hệ thống não bộ của con ngƣời, kèm theo đó là những đánh giá trong từng nghiên cứu cụ thể.
Chƣơng 2, một cách tổng quát về tính chất, ngun lý hoạt động, mơ hình tốn học của memristor, đây là cơ sở để vận dụng và hiểu về ý tƣởng nhận dạng ảnh sử dụng memristor đƣợc trình bày trong chƣơng 3.
Chƣơng 3, đề xuất ý tƣởng của hệ thống để nhận dạng 10 ảnh ngõ vào, hệ thống gồm 30 tín hiệu vào lấy từ bộ nhận ảnh nhân tạo, hệ thống chia ra làm 10 khối, 10 khối này có chung 30 tín hiệu vào, mỗi khối có 30 memristor và có 1 đầu ra, trong mỗi một khối lại đƣợc chia ra làm 2 phần chính là mảng memristor và nơron ngõ ra. Đồng thời phân tích sự hoạt động của hệ thống qua 3 chế độ là chế độ phân loại, huấn luyện và kiểm tra.
Trong chƣơng 4, đã trình bày kết quả mơ phỏng của mơ hình nhận dạng ảnh dùng memristor, gồm có q trình huấn luyện ảnh số 6, trải qua 3 chế độ huấn luyện, mỗi chế độ điều có ảnh minh họa và phân tích, sau đó là kết quả đối với tập ảnh gồm 10 ảnh, và cuối cùng là tập 10 ảnh có nhiễu, có minh họa khả năng thêm nhiễu trên từng ảnh, và đánh giá trong từng mục.
Chƣơng 5, là sự cải tiến mạch làm tăng khả năng nhận dạng loại bỏ nhiễu cộng và nhiễu trừ hiệu quả, là sự kết hợp lẫn nhau của hai khối tích hợp một khối là triệt nhiễu cộng nhƣ mơ hình trình bày trong chƣơng 4, khối thứ hai sẽ triệt nhiễu trừ bằng cách lấy tín hiệu vào sau đó đảo tín hiệu và cho qua memristor để tạo thành mảng memristor với chức năng nhận dạng ngƣợc trở lại và rất hiệu quả trong vẫn đề loại bỏ nhiều trừ, đồng thời làm giảm kích thƣớc bộ điều khiển.
Ƣu điểm
6.2
Qua tồn bộ q trình nghiên cứu, cùng với những kết quả đạt đƣợc, tôi rút ra một số ƣu điểm quan trọng nhƣ sau:
67
Hệ thống có cấu tạo đơn giản, kết hợp linh hoạt giữa linh kiện điện tử mới là memristor với cơng nghệ CMOS.
Có khả năng đáp ứng nhiễu cao, hệ thống triệt nhiễu cộng và nhiễu trừ một cách hiệu quả có thể triệt nhiễu lên đến 7 pixel.
Nhận dạng 1 ảnh ngẫu nhiên đƣa vào, không cần phải đƣa ảnh vào theo thứ tự ảnh 1, ảnh 2, ... ảnh 0. Hệ thống luôn nhận dạng đƣợc bất kỳ ảnh nào đƣa vào từ tập ảnh huấn luyện.
Ứng dụng trong lĩnh vực nhận dạng ảnh, thiết kế về phần cứng, giảm kích thƣớc mạch, sự kết hợp của công nghệ hiện tại và linh kiện mới memristor, sẽ thay thay thế DRAM bằng RRAM
Khuyết điểm
6.3
Tuy hệ thống đã xây dựng xong nhƣng chỉ dừng lại ở mức độ là mơ hình và mô phỏng, vẫn chƣa làm thành mạch để kiểm chứng thực tế.
Số lƣợng memristor tăng gấp đôi so với phƣơng pháp trong bài báo [1]
Đề xuất cải tiến
6.4
Nên làm mạch thực tế để kiểm chứng sự hoạt động của mạch.
Tối ƣu hóa cơng suất tiêu thụ.
Khả năng loại bỏ nhiễu lên đến 5 pixel với mơ hình mảng 5x6 pixel.
68
TÀI LIỆU THAM KHẢO
[1] M. Chu et al., "Neuromorphic Hardware System for Visual Pattern Recognition With Memristor Array and CMOS Neuron," in IEEE
Transactions on Industrial Electronics, vol. 62, no. 4, pp. 2410-2419, April
2015.
[2] D. B. Strukov, G. S. Snider, D. R. Stewart, and R. S. Williams, “The missing memristor found,” Nature, vol. 453, pp. 80–83, May 2008.
[3] M. Di Ventra, Y. V. Pershin, and L. O. Chua, “Circuit elements with memory: Memristors, memcapacitors, and meminductors,” Proc. IEEE, vol. 97, no. 10, pp. 1717–1724, Oct. 2009.
[4] L. Chua, “Resistance switching memories are memristors,” Appl. Phys. A, Mater. Sci. Process., vol. 102, no. 4, pp. 765–783, Mar. 2011.
[5] Y. Ho, G. M. Huang, and P. Li, “Nonvolatile memristor memory: Device characteristics and design implications,” in Proc. IEEE/ACM ICCAD,Nov. 2009, pp. 485–490.
[6] J. Seo et al, “A 45nm CMOS Neuromorphic Chip with a Scalable Architecture for Learning in Networks of Spiking Neurons,” in Proc. IEEE CICC, Sep, 2011, pp. 1-4.
[7] L. O. Chua, “Memristor The missing circuit element”, IEEE Trans. Circuit Theory, vol.CT-18, pp. 507–519, 1971.
[8] M. Hu, H. Li, Y. Chen, Q. Wu, G. S. Rose and R. W. Linderman," Memristor Crossbar-Based Neuromorphic Computing System: A Case Study," in IEEE Transactions on Neural Networks and Learning Systems, vol. 25, no. 10, pp. 1864-1878, Oct. 2014.
[9] H. Kim, M. P. Sah, C. Yang, T. Roska and L. O. Chua, "Neural Synaptic Weighting With a Pulse-Based Memristor Circuit," in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 59, no. 1, pp. 148-158, Jan. 2012.
[10] L. Xie, H. A. D. Nguyen, M. Taouil, S. Hamdioui and K. Bertels, "Interconnect networks for memristor crossbar," Proceedings of the 2015 IEEE/ACM International Symposium on Nanoscale Architectures,Boston, MA, 2015, pp. 124-129.
[11] Z. Li et al., "An overview on memristor crossbar based neuromorphic circuit and architecture," 2015 IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC), Daejeon, 2015, pp. 52-56.
[12] X. Wang, B. Xu and L. Chen, "Efficient Memristor Model Implementation for Simulation and Application," in IEEE Transactions on Computer-Aided
69
Design of Integrated Circuits and Systems, vol. 36, no. 7, pp. 1226-1230, July 2017.
[13] C. R. Wu, W. Wen, T. Y. Ho and Y. Chen, "Thermal optimization for memristor-based hybrid neuromorphic computing systems," 2016 21st Asia and South Pacific Design Automation Conference (ASP-DAC), Macau, 2016, pp. 274-279.
[14] S. N. Truong, K. Van Pham, W. Yang and K. S. Min, "Sequential Memristor Crossbar for Neuromorphic Pattern Recognition," in IEEE Transactions on Nanotechnology, vol. 15, no. 6, pp. 922-930, Nov. 2016.
[15] K. Cantley, A. Subramaniam, H. Stiegler, R. Chapman, and E. Vogel, “Hebbian learning in spiking neural networks with nano-crystalline silicon TFTs and memristive synapses,” IEEE Trans. Nanotechnol., vol. 10, no. 5, pp. 1066–1073, Sep. 2011.
[16] G. Howard, E. Gale, L. Bull, B. de Lacy Costello, and A. Adamatzky, “Towards evolving spiking networks with memristive synapses,” in Proc. IEEE Symp. Artif. Life, Apr. 2011, pp. 14–21.
[17] D. Chabi, W. Zhao, D. Querlioz, and J. O. Klein, “Robust neural logic block (NLB) based on memristor crossbar array,” in Proc. IEEE/ACM Int. Symp. Nanosc. Archit., Jun. 2011, pp. 137–143.
[18] H. Kim, M. P. Sah, C. Yang, T. Roska, and L. O. Chua, “Neural synaptic weighting with a pulse-based memristor circuit,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 59, no. 1, pp. 148–158, Jan. 2012.
[19] J. Xing, A. Serb, A. Khiat, R. Berdan, H. Xu and T. Prodromakis, "An FPGA-Based Instrument for En-Masse RRAM Characterization With ns Pulsing Resolution," in IEEE Transactions on Circuits and Systems I:
Regular Papers, vol. 63, no. 6, pp. 818-826, June 2016.
[20] A. M. Hassan, H. H. Li and Y. Chen, "Hardware implementation of echo state networks using memristor double crossbar arrays," 2017 International
Joint Conference on Neural Networks (IJCNN), Anchorage, AK, 2017, pp.
2171-2177.
[21] A. Serb, A. Khiat, and T. Prodromakis, “An RRAM biasing parameter optimizer,” IEEE Trans. Electron Devices., vol. 62, no. 11, pp. 3685–3691, Nov. 2015.
[22] MohanUjwal Bandaru, “Modelling And The Study Of The Memristor”,