dien tu

ĐIỆN TỬ SỐ Chương Mạch logic dãy Mô hình mạch logic dãy • Mạch logic dãy (Sequential logic) mạch logic có tính chất nhớ, có khâu trễ • Trạng thái mạch logic dãy phụ thuộc vào giá trị tập biến kích thích lối vào trạng thái mạch • Mạch logic dãy thường hoạt động đồng theo điều khiển tín hiệu nhịp clock Flip-flop • Flip-flop mạch logic có hai trạng thái ổn định (bi-stable), thay đổi giữ nguyên trạng thái tuỳ thuộc vào tín hiệu kích thích lối vào • Các flip-flops đồng từ dãy tín hiệu nhịp gọi clock (theo mức sườn xung clock) • Dạng flip flop đơn giản R-S flip flop - có hai lối vào R (Reset) S (Set), mô tả sau: Tổng hợp R-S Flip flop • Mô tả quan hệ biến Q (tiếp theo) với biến vào S, R biến Q (hiện tại) • Biến đổi biểu thức thực R-S flip flop cổng logic Tín hiệu đồng Flip flop • Các Flip flop thường hoạt kích để nhận thông tin nhờ tín hiệu đồng gọi clock • Tín hiệu clock tích cực: – theo mức (cao, thấp) – theo sườn (lên, xuống) • Flip flop trao đổi thông tin tín hiệu clock tích cực Khi clock không tích cực Flip flop giữ nguyên trạng thái CLK S R Q Q’ ‘0’ x x Q Q’ ‘1’ 0 1 1 Q x Q’ x Các R-S Flip flop • Các FF thường đồng tín hiệu clock • Dùng FF kiểu MasterSlave để đảm bảo truyền tin cậy Flip Flop hoạt kích theo sườn J-K Flip flop • So sánh J-K Flip flop với RS Flip flop: – S = J.Q’ – R = K.Q • Có thể tạo J-K FF từ RS FF theo sơ đồ sau: Tạo J-K Flip flop • Để đảm bảo truyền tín hiệu tin cậy, thường tạo J-K flip flop từ R-S flip flop kiểu Master-Slave • Khi J-K flip flop hoạt kích theo sườn D Flip flop T Flip flop • Theo bảng trạng thái FF, tạo DFF TFF từ J-KFF sau: – DFF: – TFF: D = J = K’ T=J=K Xung tính chất • Xung điện: tín hiệu điện có thời gian tồn xác lập ngắn (cỡ thời gian độ mạch) • Các đặc trưng tín hiệu xung – Digital: • Mức (cao, thấp) • Sườn (lên, xuống) – Analog: • • • • Biên độ Độ rộng Chu kỳ Độ lấp đầy (Duty Cycle) Mạch tạo xung • Các xung điện tạo từ mạch điện tử có hai trạng thái xác lập ứng với hai mức cao (H) thấp (L) điện áp • Các mạch điện tử chia thành nhóm sau: – Mạch tự dao động, hai trạng thái không ổn định (Astable) Mạch tự chuyển từ trạng thái sang trạng thái khác – Mạch đợi, có trạng thái ổn định (Monostable) Khi có kích thích mạch chuyển sang trạng thái không ổn định sau tự động trở trạng thái ổn định ban đầu Với xung kích thích cửa vào mạch tạo xung đơn cửa (One-shot) – Mạch trigger, hai trạng thái ổn định (Bistable) Mạch chuyển từ trạng thái sang trạng thái khác tuỳ thuộc vào tín hiệu kích thích từ bên Loại mạch gọi mạch Flip-Flop Tạo xung cổng NOT • Khởi đầu VC=0V, VOUT=VOH≈5V VC(t) = A+B×e-t/R×C • Quá trình nạp tụ C: – A = VOH, B = VT- - VOH – Kết thúc t1, với: • Quá trình phóng tụ C: VOH+(VT- - VOH)×e-t1/R×C = VT+ VC(t) = A+B×e-t/R×C – A=VOL, B = VT+ - VOL – Kết thúc t2, với: VOL+(VT+ - VOL)×e-t2/R×C = VT- Mạch One-shot dùng cổng NOT • Trạng thái ổn định: VOUT = VOL • Khi có kích thích vào: VC = VOL, VOUT = VOH • Sau đó: VC = A + B×e-t/RC Với A = VCC, B = VOL - VCC • Kết thúc tx, với VCC + (VOL - VCC)×e-tx/RC = VT+ Tạo xung nhờ hiệu ứng trễ Vi mạch logic tạo xung 74xx123 Vi mạch TIMER 555 • Mạch định thời xác: – Thời gian xung, tần số xung điều chỉnh điện trở/tụ điện mạch • Cung cấp từ nguồn DC 5V÷15V, nguồn cung cấp 5V mức điện áp tương thích TTL • Mạch sink/source dòng điện cỡ 200mA One-shot dùng 555 • Điện áp chân trì mức V2>VCC/3 • Mạch ổn định trạng thái có VOUT = 0V • Khi có kích thích làm cho V2[...]... flip-flop Đó là: – Clear (CLR), có tác dung điều khiển để Q = 0 – Preset (PR), làm cho Q = 1 Quan hệ thời gian ở Flip Flop • “Cửa sổ” thời gian của Flip flop được xác định bởi: – tsu: thời gian chuẩn bị (Setup) – tín hiệu vào cần phải xác lập ổn định ở một khoảng thời gian ≥ tsu, trước khi có ‘sự kiện’ clock – th: thời gian duy trì (Hold) – tín hiệu vào cần phải duy trì ổn định thêm một khoảng thời gian... ‘sự kiện’ clock • Đây là một trong những yếu tố hạn chế tần số của mạch logic dãy Kích thích cho các flip flop • Khi thiết kế mạch logic dãy, ta cần phải xác định điều kiện kích thích cho các flip-flop tu theo đáp ứng cần có của chúng • Với hai giá trị logic ‘0’ và ‘1’ cho mỗi biến, mỗi flip-flop có thể có một trong bốn đáp ứng là: ‘S0’, ‘S1’, ‘T0’, và ‘T1’ • Bảng dưới đây mô tả các điều kiện kích thích ... Flip-flop • Flip-flop mạch logic có hai trạng thái ổn định (bi-stable), thay đổi giữ nguyên trạng thái tu thuộc vào tín hiệu kích thích lối vào • Các flip-flops đồng từ dãy tín hiệu nhịp gọi clock (theo... hệ thời gian Flip Flop • “Cửa sổ” thời gian Flip flop xác định bởi: – tsu: thời gian chuẩn bị (Setup) – tín hiệu vào cần phải xác lập ổn định khoảng thời gian ≥ tsu, trước có ‘sự kiện’ clock –... flip flop • Khi thiết kế mạch logic dãy, ta cần phải xác định điều kiện kích thích cho flip-flop tu theo đáp ứng cần có chúng • Với hai giá trị logic ‘0’ ‘1’ cho biến, flip-flop có bốn đáp ứng